27 patentes, modelos y diseños de Winbond Electronics Corp

(03/06/2020) Un circuito electrónico con protección contra interceptación por análisis de potencia, que comprende: un elemento de almacenamiento configurado para almacenar un conjunto de bits correspondientes a valores correctos, en el que el elemento de almacenamiento es accionado por una primera señal de reloj (clk/2 520) que tiene una primera frecuencia; un generador de bits aleatorios , configurado para generar un bit aleatorio (R0, R1, Ri) para cada uno del conjunto de bits almacenado correspondiente a los valores correctos respectivamente, siendo dicho generador de bits aleatorios accionado por la primera señal de reloj; un indicador , accionado por una segunda señal de reloj en una segunda frecuencia que es de dos veces la primera frecuencia, configurado para…

(26/02/2020) Una memoria resistiva tridimensional , que comprende: un pilar de canal , dispuesto sobre un sustrato , en el que el pilar de canal comprende un material semiconductor; un primer pilar de puerta , dispuesto en el sustrato y en el primer lado del pilar de canal ; una capa dieléctrica de primera puerta , dispuesta entre el pilar de canal y el pilar de primera puerta ; una primera estructura apilada y una segunda estructura apilada , dispuestas en el sustrato y respectivamente en los segundos y terceros lados opuestos del pilar de canal , en el que cada una de la primera estructura apilada…

(04/12/2019) Un dispositivo de memoria, siendo el dispositivo de memoria una memoria dinámica de acceso aleatorio, DRAM, y que comprende: una matriz de memoria que incluye un primer grupo de células de memoria y un segundo grupo de células de memoria acopladas a una pluralidad de líneas de bits y una pluralidad de líneas de palabras; una pluralidad de circuitos de los amplificadores de detección acoplados a la pluralidad de líneas de bits, en el que cada circuito del amplificador de detección incluye un amplificador de detección y está configurado para detectar y amplificar una diferencia de tensión entre dos de las líneas de bits acopladas a…

(12/11/2019) Un dispositivo de memoria de acceso aleatorio resistivo que comprende: una matriz de RRAM que comprende: una pluralidad de celdas de RRAM acopladas a una línea de fuente (SL) en la que cada una de las celdas de RRAM se configura para almacenar un estado lógico y se puede seleccionar mediante una línea de bit correspondiente (BL) y una línea de palabra correspondiente (WL); un controlador configurado para seleccionar una celda de RRAM seleccionada por una señal de línea de bit (SBL) y una línea de palabra seleccionada, en el que el controlador se configura para determinar el estado lógico almacenado en la celda de RRAM seleccionada de acuerdo con una señal de detección (SS, SCM), y en el que el controlador se configura para operar en una operación de reinicio, una operación de configuración, una operación de lectura inversa y una operación…

(25/10/2019) Un circuito de provisión de código de opción, que comprende: una pluralidad de células resistivas (111-11N, 211-21N, 411-41N) de memoria de acceso aleatorio; y un controlador , acoplado con las células resistivas (111-11N, 211-21N, 411-41N) de memoria de acceso aleatorio, y que determina si hay que proporcionar, o no, una señal de control para realizar una operación de formación pesada en al menos una de las células resistivas (111-11N, 211-21N, 411-41N) de memoria de acceso aleatorio, en el que el controlador lleva a cabo una operación de lectura en las células resistivas (111-11N, 211-21N,…

(28/08/2019) Un dispositivo de almacenamiento de semiconductor no volátil , que comprende: una matriz de memoria ; una pluralidad de circuitos de retención de datos (120-0∼ 120-7), en el que en los circuitos de retención de datos (120-0∼ 120-7), cada uno de los circuitos de retención de datos (120-0~120-7) comprende un circuito conectado a la matriz de memoria a través de una línea de bits (GBL) y que retiene datos para ser programados en una página seleccionada, y un circuito de salida que emite si una verificación está calificada o no en una verificación de programación; y un circuito de determinación , conectado al circuito de salida de cada uno de los circuitos de retención de datos (120-0∼ 120-7), y que determina si los resultados de verificación de la pluralidad…

(24/04/2019) Una memoria de acceso aleatorio resistiva, que comprende: un sustrato ; un transistor , dispuesto sobre el sustrato ; un electrodo inferior, dispuesto sobre el sustrato y conectado eléctricamente a una fuente /drenaje del transistor ; una pluralidad de electrodos superiores, dispuestos en el electrodo inferior; al menos una capa (105, 105a, 305) de conmutación de resistencia, dispuesta entre el electrodo inferior y la pluralidad de electrodos superiores, en la que la al menos una capa (105, 105a, 305) de conmutación de resistencia está directamente en contacto con el electrodo inferior; caracterizada por una pluralidad de capas limitadoras de corriente, respectivamente dispuestas entre la al menos una capa (105, 105a, 305) de conmutación de resistencia y la pluralidad de…

(15/04/2019) Un procedimiento de autentificación de datos, que comprende: generar una primera secuencia de palabras de datos para ser enviada por una interfaz ; calcular e intercalar en la primera secuencia una segunda secuencia de firmas , de forma que se produzca una secuencia intercalada en la que cada firma dada firma de forma acumulativa las palabras de datos que están firmadas por una firma anterior en la secuencia intercalada y las palabras de datos ubicadas entre la firma anterior y la firma dada transmitir la secuencia intercalada por la interfaz ; y caracterizado porque la etapa de calcular la segunda secuencia de las firmas comprende: establecer un primer subconjunto de bits en la firma dada para firmar las palabras de datos que preceden…

(28/02/2019) Un procedimiento de lectura de un aparato de memoria resistiva, que comprende: aplicar un impulso de lectura (VR) dos veces a una célula de memoria resistiva para obtener secuencialmente una primera resistencia (R1) de lectura y una segunda resistencia (R2) de lectura de la célula de memoria resistiva a diferentes temperaturas (T1, T2); determinar un estado (HRS, LRS) resistivo de la segunda resistencia (R2) de lectura de acuerdo con los valores de las resistencias (R1, R2) de lectura y los grados de las temperaturas (T1, T2) correspondientes a las resistencias (R1, R2) de lectura; y determinar un nivel lógico de datos almacenados de la célula de memoria resistiva de acuerdo con el estado resistivo (HRS, LRS) de la segunda resistencia (R2) de lectura, caracterizado…

(13/02/2019) Una celda de memoria resistiva, que comprende: un primer conmutador (BSW1) de línea de bits, que tiene un primer terminal que recibe una señal (BL) de línea de bits, y controlado por una señal (BLS) de selección de la línea de bits para ser activado o desactivado; una primera resistencia (R1), que tiene un primer terminal acoplado con un segundo terminal del primer conmutador (BSW1) de línea de bits; un primer conmutador (WSW1) de línea de palabras, conectado entre un segundo terminal de la primera resistencia (R1) y una línea (SLO) de fuente en serie, y controlado por una señal (WLO) de línea de palabras para ser activado o desactivado; un segundo conmutador (BSW2) de línea de bits, que tiene un primer terminal que recibe…

(30/01/2019) Un sistema de memoria, que comprende: una matriz de memoria no volátil resistiva configurada para almacenar datos, bits de anticipación y bits de código de corrección de errores (ECC) correspondientes a los datos almacenados y a los bits de anticipación almacenados, en la que los bits de anticipación indican la calidad de los bits de datos almacenados en la matriz de memoria no volátil, y un número total de bits de anticipación es menor que un número total de los bits de datos, caracterizado por que un controlador de memoria está configurado para: realizar una operación de lectura en los bits de anticipación y en los bits de ECC para detectar errores de bit de…

(16/01/2019) Un procedimiento de cálculo, que comprende: recibir, en un circuito multiplicador de Montgomery, un par de coordenadas (x, y) de entrada que especifican un punto en una curva elíptica en una forma canónica; convertir el par de coordenadas de entrada en una representación basada en cociente que comprende tres coordenadas alternativas (X', Y', Z') en una forma de Montgomery realizando unas primeras multiplicaciones de Montgomery, que comprenden una multiplicación de Montgomery por 1 , de las coordenadas de entrada por los factores de conversión seleccionados ω, α y β, en el que α y β son potencias de ω , para calcular las coordenadas alternativas como productos de Montgomery de α y β con las coordenadas de entrada, de tal manera que X'= α "" x,…

(09/01/2019) Un sistema, que comprende: una primera matriz de memoria no volátil resistiva ; una segunda matriz de memoria no volátil basada en transistores ; y un controlador de memoria configurado para: leer bits de datos almacenados en la primera matriz de memoria no volátil resistiva ; escribir los bits de datos leídos de la primera matriz de memoria no volátil resistiva y un bit indicador en la segunda matriz de memoria no volátil basada en transistores , indicando el bit indicador si bits de datos almacenados en la segunda matriz de memoria no volátil basada en transistores son válidos; determinar si el bit indicador es válido en respuesta a un encendido del sistema después de un evento de alta temperatura,…

(17/10/2018) Un circuito electrónico con protección contra la interceptación, que comprende: un primer elemento de circuito incrustado en el circuito electrónico ; un segundo elemento de circuito incrustado en el circuito electrónico ; una primera línea de conexión entre el primer elemento de circuito y el segundo elemento de circuito; una primera unidad de vigilancia en el primer elemento de circuito para medir la capacidad eléctrica de la primera línea de conexión entre el primer elemento de circuito y el segundo elemento de circuito; en donde la primera unidad de vigilancia está configurada para identificar un cambio en la capacidad eléctrica de la primera línea de conexión y para emprender acciones para prevenir una interceptación en respuesta a la identificación de un cambio y caracterizado…

(07/02/2018) Un método para formar un dispositivo de memoria, que comprende: formar una capa de conmutación-resistencia sobre un primer electrodo; formar un segundo electrodo sobre la capa de conmutación-resistencia; aplicar una tensión de formación a la capa de conmutación-resistencia de tal manera que disminuya la resistencia de la capa de conmutación-resistencia; después de aplicarse la tensión de formación, aplicar una tensión de restablecimiento inicial al primer electrodo o al segundo electrodo de tal manera que aumente la resistencia de la capa de conmutación-resistencia; después de aplicarse la tensión de restablecimiento inicial, aplicar una primera tensión establecida…

(04/02/2013) Un dispositivo de memoria que comprende: un primer chip de memoria para recibir una señal de dirección de entrada (ADDin) y acoplado a una tableta deespera (Pw); y un segundo chip de memoria para recibir la señal de dirección de entrada (ADDin) y acoplado a la tableta deespera (Pw), en donde el primer chip de memoria y el segundo chip de memoria operan alternativamenteen un modo activo, en donde cada uno del primer chip de memoria y el segundo chip de memoria comprende: una unidad de control para recibir la señal de dirección de entrada ADDin y al menos una señal decomando (Scom), que determina y controla un modo de operación del chip de memoria correspondiente de acuerdocon la señal de dirección…

(14/03/2012) Un chip de memoria que opera en una pluralidad de modos, que comprende: Una plaqueta de opción (OP) que tiene una pluralidad de estados; y una unidad de detección (50') acoplada a la plaqueta de opción en un primer nodo (N60) y controlada por una señal de control (CS) para generar una señal de detección (S60) de acuerdo con el estado en curso de la plaqueta de opción; En donde la unidad de detección comprende: Un elemento de alto nivel débil acoplado entre una fuente de voltaje de alto nivel (Vd.) y el primer nodo (N60); y Un elemento de conmutación acoplado entre el primer nodo (N60) y un voltaje de tierra (GND), y activado por la señal de control activada (CS); en donde el elemento de conmutación momentáneamente conduce con un potencial de la plaqueta de opción (OP)…