Procedimiento de protección de circuitos electrónicos contra interceptación por análisis de potencia y circuito electrónico que usa el mismo.
Un circuito electrónico (110, 400, 700, 800) con protección contra interceptación por análisis de potencia,
que comprende:
un elemento de almacenamiento (420) configurado para almacenar un conjunto de bits correspondientes a valores correctos, en el que el elemento de almacenamiento (420) es accionado por una primera señal de reloj (clk/2 520) que tiene una primera frecuencia;
un generador de bits aleatorios (440), configurado para generar un bit aleatorio (R0, R1, Ri) para cada uno del conjunto de bits almacenado correspondiente a los valores correctos respectivamente, siendo dicho generador de bits aleatorios accionado por la primera señal de reloj;
un indicador (450), accionado por una segunda señal de reloj en una segunda frecuencia que es de dos veces la primera frecuencia, configurado para proporcionar un primer valor para un primer ciclo de la segunda señal de reloj y un segundo valor para un segundo ciclo de la segunda señal de reloj;
una pluralidad de selectores (L0, L1), acoplados al elemento de almacenamiento (420) y al generador de bits aleatorios (440), siendo cada selector accionado por uno de los bits aleatorios y estando configurado ya sea para el bit correspondiente del conjunto de bits almacenado correspondiente a los valores correctos, o para un bit reemplazado,
en el que el primer valor permite que un valor aleatorio sea proporcionado como el bit reemplazado, y el segundo valor permite que el valor correcto sea establecido como el bit reemplazado; y
una unidad lógica combinacional (410), acoplada a la pluralidad de selectores (L0, L1), configurada para proporcionar un siguiente conjunto de bits de estado (N0, N1, 540) luego de dos ciclos de la segunda señal de reloj al elemento de almacenamiento (420), en el que la unidad lógica combinacional (410) está configurada para realizar un primer cálculo lógico en la salida de la pluralidad de selectores (L0, L1) incluyendo cada uno de los bits reemplazados en el primer ciclo, y está configurada para realizar un último cálculo lógico sobre todo el conjunto de bits almacenado correspondiente a los valores correctos en el segundo ciclo.
Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E16196520.
Solicitante: Winbond Electronics Corp.
Nacionalidad solicitante: Taiwan, Provincia de China.
Dirección: No. 8 Keya 1st Rd., Daya District, Central Taiwan Science Park Taichung City, Taiwan. TAIWAN.
Inventor/es: TASHER,NIR, TEPER,VALERY.
Fecha de Publicación: .
Clasificación Internacional de Patentes:
- G09C1/00 FISICA. › G09 ENSEÑANZA; CRIPTOGRAFIA; PRESENTACION; PUBLICIDAD; PRECINTOS. › G09C APARATOS DE CIFRAR O DESCIFRAR PARA LA CRIPTOGRAFIA U OTROS FINES QUE IMPLICAN LA NECESIDAD DEL SECRETO. › Aparatos o métodos por medio de los cuales una sucesión dada de signos, p. ej. un texto inteligible, se transforma en una sucesión de signos ininteligibles transponiendo los signos o grupos de signos o remplazándolos por otros según un sistema preestablecido (máquinas de escribir criptográficas G09C 3/00).
- H04L9/00 ELECTRICIDAD. › H04 TECNICA DE LAS COMUNICACIONES ELECTRICAS. › H04L TRANSMISION DE INFORMACION DIGITAL, p. ej. COMUNICACION TELEGRAFICA (disposiciones comunes a las comunicaciones telegráficas y telefónicas H04M). › Disposiciones para las comunicaciones secretas o protegidas.
PDF original: ES-2807214_T3.pdf
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