Métodos y sistemas para detectar y corregir errores en una memoria no volátil.
Un sistema de memoria, que comprende:
una matriz de memoria no volátil resistiva (200) configurada para almacenar datos,
bits de anticipación y bits de código de corrección de errores (ECC) correspondientes a los datos almacenados y a los bits de anticipación almacenados, en la que los bits de anticipación indican la calidad de los bits de datos almacenados en la matriz de memoria no volátil, y un número total de bits de anticipación es menor que un número total de los bits de datos, caracterizado por que
un controlador de memoria (410) está configurado para:
(510, 610) realizar una operación de lectura en los bits de anticipación y en los bits de ECC para detectar errores de bit de datos en unidades de los datos almacenados y errores de bit de anticipación entre los bits de anticipación almacenados;
(520, 620) detectar un número de los errores de bit de anticipación;
(530, 650) comparar el número de los errores de bit de anticipación con un número umbral para los errores de bit de anticipación;
(550, 670) realizar una actualización fuerte de todos los bits de datos y los bits de anticipación almacenados en la matriz de memoria no volátil resistiva cuando el número de los errores de bit de anticipación es igual o superior al número umbral para los errores de bit de anticipación; y
(540, 660) realizar una actualización débil actualizando solo las unidades de los datos almacenados que tienen los errores de bit de datos y los bits de anticipación almacenados que tienen los errores de bit de anticipación cuando el número de los errores de bit de anticipación es menor que el número umbral para los errores de bit de anticipación.
Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E16160734.
Solicitante: Winbond Electronics Corp.
Nacionalidad solicitante: Taiwan, Provincia de China.
Dirección: No. 8 Keya 1st Rd., Daya District, Central Taiwan Science Park Taichung City, Taiwan TAIWAN.
Inventor/es: LIEN,CHUEN-DER, SHIEH,MING-HUEI, LIN,CHI-SHUN.
Fecha de Publicación: .
Clasificación Internacional de Patentes:
- G06F11/10 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 11/00 Detección de errores; Corrección de errores; Monitorización (detección, corrección o monitorización de errores en el almacenamiento de información basado en el movimiento relativo entre el soporte de registro y el transductor G11B 20/18; monitorización, es decir, supervisión del progreso del registro o reproducción G11B 27/36; en memorias estáticas G11C 29/00). › añadiendo cifras binarias o símbolos especiales a los datos expresados según un código, p. ej. control de paridad, exclusión de los 9 o de los 11.
- G11C11/00 G […] › G11 REGISTRO DE LA INFORMACION. › G11C MEMORIAS ESTATICAS (dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/11597). › Memorias digitales caracterizadas por la utilización de elementos de almacenamiento eléctricos o magnéticos particulares; Elementos de almacenamiento correspondientes (G11C 14/00 - G11C 21/00 tienen prioridad).
- G11C13/00 G11C […] › Memorias digitales caracterizadas por la utilización de elementos de almacenamiento no cubiertos por los grupos G11C 11/00, G11C 23/00, ó G11C 25/00.
- G11C29/24 G11C […] › G11C 29/00 Verificación del funcionamiento correcto de memorias; Ensayo de memorias durante su funcionamiento fuera de línea (offline")o en espera ("standby"). › Con acceso a células suplementarias, p. ej. células de direcciones falsas o células redundantes.
- G11C29/42 G11C 29/00 […] › que utilizan códigos de corrección de errores [ECC] o comprobación de paridad.
- G11C29/44 G11C 29/00 […] › Indicación o identificación de errores, p. ej. para la reparación.
- G11C29/50 G11C 29/00 […] › Ensayos marginales p. ej. ensayo de corriente, voltaje o velocidad.
PDF original: ES-2721751_T3.pdf
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