Dispositivos de memoria y procedimientos de operación de los mismos.

Un dispositivo (100, 1620) de memoria, siendo el dispositivo (100,

1620) de memoria una memoria dinámica de acceso aleatorio, DRAM, y que comprende:

una matriz (180) de memoria que incluye un primer grupo de células (21, 22, 23) de memoria y un segundo grupo de células (21, 22, 23) de memoria acopladas a una pluralidad de líneas (221, 222, 223, 224, 321, 322) de bits y una pluralidad de líneas (211, 212, 213, 214, 215, 216, 217, 218) de palabras;

una pluralidad de circuitos (130) de los amplificadores de detección acoplados a la pluralidad de líneas (221, 222, 223, 224, 321, 322) de bits, en el que cada circuito (130) del amplificador de detección incluye un amplificador (251, 252, 253, 254, 330) de detección y está configurado para detectar y amplificar una diferencia de tensión entre dos de las líneas (221, 222, 223, 224, 321, 322) de bits acopladas a los mismos,

en el que la pluralidad de circuitos (130) de los amplificadores de detección incluye además:

una pluralidad (520, 820, 860, 1020, 1060) de conmutadores de bloqueo acoplados a aquellas correspondientes de las líneas (221, 222, 223, 224, 321, 322) de bits a las que se acopla el primer grupo de células (21, 22, 23) de memoria;

una pluralidad de bloqueos (540, 840, 880, 1040, 1080) acoplados a través de la pluralidad de conmutadores (520, 820, 860, 1020, 1060) de bloqueo a las líneas (221, 222, 223, 224, 321, 322) de bits a las que se acopla el primer grupo de células (21, 22, 23) de memoria,

en el que cada circuito (130) del amplificador de detección incluye uno de los conmutadores (520, 820, 860, 1020, 1060) de bloqueo y uno de los bloqueos (540, 840, 880, 1040, 1080),

en el que cada conmutador (520, 820, 860, 1020, 1060) de bloqueo permite el bloqueo de datos en el bloqueo (540, 840, 880, 1040, 1080) acoplado al mismo;

en el que el segundo grupo de células (21, 22, 23) de memoria está acoplado a las líneas (221, 222, 223, 224, 321, 322) de bits a las que se acopla el primer grupo de células (21, 22, 23) de memoria;

un decodificador (140) de direcciones configurado para recibir y decodificar las direcciones del primer grupo de células de memoria y del segundo grupo de células (21, 22, 23) de memoria para habilitar las correspondientes de las líneas (221, 222, 223, 224 ,321, 322) de bits y las líneas (211, 212, 213, 214, 215, 216, 217, 218) de palabras;

un controlador de actualización (160) configurado para controlar la actualización de datos de las células (201, 202) de memoria; y

un controlador (120) de modo configurado para controlar el dispositivo (100, 1620) de memoria para operar en diferentes modos de operación, incluido un modo de apagado profundo, DPD,

en el que el controlador (120) de modo está configurado para controlar los correspondientes de los bloqueos (540, 840, 880, 1040, 1080) y amplificadores (251, 252, 253, 254, 330) de detección para que los datos del primer grupo de las células (21, 22, 23) de memoria se encierren en los bloqueos (540, 840, 880, 1040, 1080) correspondientes acoplados a los mismos a través de las líneas (221, 222, 223, 224, 321, 322) de bits mientras que los datos del segundo grupo de células (21, 22, 23) de memoria se bloquea en los amplificadores (251, 252, 253, 254, 330) de detección correspondientes acoplados a los mismos a través de las líneas (221, 222, 223, 224, 321, 322) de bits cuando el dispositivo (100, 1620) de memoria entra al modo DPD.