Circuito de detección para RRAM.

Un dispositivo (200, 300) de memoria de acceso aleatorio resistivo que comprende:

una matriz (210, 310) de RRAM que comprende:

una pluralidad de celdas (211, 311) de RRAM acopladas a una línea de fuente (SL) en la que cada una de las celdas de RRAM se configura para almacenar un estado lógico y se puede seleccionar mediante una línea de bit correspondiente (BL) y una línea de palabra correspondiente (WL);

un controlador (240, 340) configurado para seleccionar una celda de RRAM seleccionada por una señal de línea de bit (SBL) y una línea de palabra seleccionada, en el que el controlador se configura para determinar el estado lógico almacenado en la celda de RRAM seleccionada de acuerdo con una señal de detección (SS, SCM), y en el que el controlador se configura para operar en una operación de reinicio, una operación de configuración, una operación de lectura inversa y una operación de lectura directa;

un decodificador (220, 320) de línea de bit configurado para acoplar una línea de bit de datos (DBL) a la línea de bit seleccionada de acuerdo con la señal de línea de bit; y

un circuito (250, 350, 400, 500) de detección acoplado a la línea de bit de datos y configurado para comparar una corriente de memoria (IM) que fluye a través la celda de RRAM seleccionada con una corriente de referencia (IREF) para generar la señal de detección, en la que el circuito de detección se configura para:

- bajar la corriente de memoria desde la línea de bit de datos cuando el controlador funciona en la operación de reinicio y la operación de lectura inversa,

- obtener la corriente de memoria a la línea de bit de datos cuando el controlador funciona en la operación de configuración y la operación de lectura directa,

en el que el dispositivo de memoria de acceso aleatorio resistivo se configura de tal manera que, cuando el controlador funciona en la operación de lectura inversa, la corriente de memoria fluye desde la línea de fuente hasta la línea de bit seleccionada, y cuando el controlador funciona en la operación de lectura directa, la corriente de memoria fluye desde la línea de bit seleccionada hasta la línea de fuente en la que el circuito de detección comprende:

un primer espejo (410, 510) de corriente configurado para copiar la corriente de referencia de un primer nodo (N1) con una primera relación de transferencia a un segundo nodo (N2);

un primer interruptor (420, 520) configurado para acoplar el segundo nodo a la línea de bit de datos mediante una primera señal de operación (SO1) generada por el controlador

caracterizado porque el circuito de detección comprende adicionalmente

un segundo espejo (440, 540) de corriente configurado para copiar la corriente de memoria de la línea de bit de datos con una segunda relación de transferencia al segundo nodo;

un segundo interruptor (430, 530) configurado para acoplar el segundo espejo de corriente a la línea de bit de datos mediante una segunda señal de operación (SO2) generada mediante el controlador, el controlador y el primer y segundo interruptores que se configuran de tal manera que el primer interruptor está ENCENDIDO y el segundo interruptor está APAGADO cuando el controlador funciona en la operación de configuración y la operación de lectura directa, y el primer interruptor está APAGADO y el segundo interruptor está ENCENDIDO cuando el controlador funciona en la operación de reinicio y la operación de lectura inversa; y

y un comparador (450, 550) que compara un primer voltaje del primer nodo con un segundo voltaje del segundo nodo para generar la señal de detección.