Arquitectura de núcleos en serie de memoria no volátil.

Tampón de página (212, 214, 600) de banco de memoria (200, 800,

802) que comprende matriz de memoria acoplada a bitlines (BL) y wordlines (WL), caracterizado:

por primeras y segundas secciones del tampón de página (614, 616: 616, 618),

porque la primera sección del tampón de página (614, 616) comprende un primer activador (602, 604) y un primer segmento del tampón de página (608, 610) acoplado a los primeros bitlines (CBL_S1_[1:n]; CBL_S2_[1:n]) y líneas de datos (L_DL[1:n]) y configurada para acceder a los primeros bitlines (CBL_S1_[1 :n], CBL_S2_[1:n]),

porque la segunda sección del tampón de página (616, 618) comprende un segundo activador (604, 606) y un segundo segmento de tampón de página (610, 612) acoplado a los segundos bitlines (CBL_S2_[1:n]; CBL_Sm_[1:n]) y a las líneas de datos (L_DL[1:n]) y configurado para acceder a los segundos bitlines (CBL_S2_[1:n], CBL_Sm_[1:n]), porque el primer activador (602, 604) está configurado:

para recibir una señal de selección de columna de entrada (COL_BIT); y

para proporcionar

una señal de selección de columna de salida (COL_BIT) en respuesta a una señal de reloj (φ , (φ b), la señal de selección de columna de salida (COL_BIT) que es derivada de la señal de selección de columna de entrada (COL_BIT), y una primera señal de activación (Y-sel) al primer segmento de tampón de página (608, 610) en respuesta a la señal de selección de entrada de columna (COL_BIT), la primera señal de activación (Y-sel) que activa la selección de columna del primer segmento de tampón de página (608, 610),

porque el segundo activador (604, 606) está configurado:

para recibir la señal de selección de columna de salida desde el primer activador como una señal de selección de columna de entrada (COL_BIT) de la misma, y

para proporcionar una segunda señal de activación (Y-sel) al segundo segmento de tampón de página (610, 612) en respuesta a la señal de selección de columna de entrada (COL_BIT) de la misma, la segunda señal de activación (Y-sel) que activa la selección de columna del segundo segmento de tampón de página (610, 612).

Arquitectura de núcleos en serie de memoria no volátil

REFERENCIA CRUZADA A APLICACIONES RELACIONADAS 5

Esta aplicación asegura el beneficio de prioridad de la Solicitud de Patente Provisional de EEUU nº 60/867, 269, presentada el 27 de noviembre de 2006.

ANTECEDENTES 10

Los dispositivos electrónicos móviles, tales como, por ejemplo, cámaras digitales, asistentes digitales portátiles, reproductores de audio/video portátiles y terminales móviles siguen requiriendo memoria de almacenamiento masivo, preferiblemente memoria no volátil con capacidades de velocidad y siempre en aumento.

Por ejemplo, los reproductores de audio actualmente disponibles pueden tener entre 256 Mbytes y 40 Gigabytes de 15 memoria para almacenar datos de audio/video.

Se prefiere la memoria no volátil, por ejemplo, la memoria flash y los discos duros puesto que los datos son retenidos en ausencia de electricidad, alargando así la vida de la batería.

Actualmente, los discos duros tienen altas densidades y pueden almacenar de 40 a 160 Gigabytes de datos, 20 pero son relativamente voluminosos.

No obstante, la memoria flash, también conocida como una unidad de estado sólido, es popular debido a su alta densidad, por no tener volatilidad y por su tamaño pequeño con respecto a unidades de disco duro.

El descubrimiento de células multinivel (MLC) además aumenta la densidad de memoria flash para un área dada con respecto a células de un solo nivel. 25

Los expertos en la técnica entenderán que la memoria flash se puede configurar como NOR flash, NAND flash o cualquier otro tipo de configuración de memoria flash.

NAND flash tiene una densidad más alta por área dada debido a su estructura de matriz de memoria más compacta.

Para los objetivos de otra discusión, las referencias a memoria flash deberían ser entendidas como si fueran cualquier tipo de dispositivos flash, tales como, por ejemplo, los tipos de memoria flash NOR y NAND. 30

Mientras que los módulos de memoria flash existentes operan a velocidades suficientes para muchos dispositivos electrónicos de consumo actuales, tales módulos de memoria posiblemente no serán adecuados para usarse en dispositivos futuros donde se desean altos índices de datos.

Por ejemplo, un dispositivo multimedia móvil que graba imágenes en movimiento de alta definición es posible que 35 requiera un módulo de memoria con un rendimiento de programación de al menos 10 MB/s, que no es obtenible con tecnología de memoria flash actual con índices de datos de programación típicos de 7 MB/s.

La flash de célula multinivel tiene un índice mucho más lento de 1, 5 MB/s debido a la secuencia de programación multifase requerida para programar las células.

El problema con muchos dispositivos de memoria estándar recae en el uso de una interfaz de datos en paralelo para recibir y proporcionar datos.

Por ejemplo, algunos dispositivos de memoria proporcionan 8, 16 o 32 bits de datos junto a una frecuencia operativa de hasta 30 MHz.

Las interfaces de datos paralelos estándar que proveen múltiples bits de datos en paralelo se conocen porque sufren 45 efectos degradantes de comunicación bien conocidos tales como interferencia, desviación de la señal y atenuación de la señal, por ejemplo, lo cual degrada la calidad de la señal, cuando operan por debajo de su frecuencia operativa estimada.

Para aumentar el rendimiento de datos, se ha revelado un dispositivo de memoria con una interfaz de datos en serie en la Publicación de la Patente de EEUU de propiedad común nº 20070076479, que recibe y proporciona datos en 50 serie a una frecuencia de, por ejemplo, 200 MHz.

El dispositivo de memoria descrito en la Publicación de la Patente de EEUU nº 20070076479 se puede usar en un sistema de dispositivos de memoria que están conectados en serie entre sí, como se describe en la solicitud de la Patente Provisional de EEUU de propiedad común nº 60/902, 003 solicitada el 16 de febrero de 2007.

La Figura 1A muestra un sistema de una pluralidad de dispositivos de memoria que están conectados en serie entre sí, como se describe en la Publicación de la Patente de EEUU nº 20070076479.

En referencia a la Figura 1A, una interconexión en serie 5 incluye una pluralidad de dispositivos de memoria que se conectan en serie con un controlador de memoria.

El controlador de memoria incluye una interfaz de sistema para recibir órdenes del sistema y datos del sistema 60 donde la interconexión en serie está integrada y proporciona datos de lectura al sistema.

En particular, el Dispositivo 0 está compuesto por una pluralidad de puertos de entrada de datos (SIP0; SIP1) , una pluralidad de puertos de salida de datos (SOPO; SOP1) , una pluralidad de puertos de entrada de control (IPEO; IPE1) , y una pluralidad de puertos de salida de control (OPE0, OPE1) .

Estos datos y señales de control se envían al dispositivo de memoria 5 desde el controlador de memoria. 65

Un segundo dispositivo de memoria (Dispositivo 1) está compuesto por los mismos tipos de puertos que el Dispositivo 0.

El Dispositivo 1 está interconectado al Dispositivo 0.

Por ejemplo, el Dispositivo 1 puede recibir datos y señales de control del Dispositivo 0.

Uno o varios dispositivos adicionales también pueden estar interconectados junto al Dispositivo 0 y al Dispositivo 1 de una manera similar. 5

Un último dispositivo (p. ej., Dispositivo 3) en la conexión en serie proporciona datos y señales de control de nuevo al controlador de memoria después de un estado latente predeterminado.

Cada dispositivo de memoria (p. ej., dispositivo 0, 1, 2, 3) emite un eco (IPEQ0, IPEQ1, OPEQ0; OPEN1) de IPE0, IPE1, OPEO y OPE1 (es decir, puertos de salida de control) al dispositivo posterior.

Las señales se pueden pasar de un dispositivo a un dispositivo posterior conectado en serie. 10

Una única señal de reloj es proporcionada para cada uno de la pluralidad de dispositivos de memoria conectados en serie.

La Figura 1B es un diagrama de bloques que ilustra la arquitectura de núcleo de uno de los dispositivos de memoria mostrados en la Figura 1A.

El dispositivo de memoria 10 incluye una pluralidad de bancos de memoria idénticos con sus datos respectivos, 15 circuitos de control y de direccionamiento, tales como el banco de memoria A 12 y el banco de memoria B 14, un circuito interruptor de dirección y ruta de datos 16 conectado a los bancos de memoria 12 y 14, y circuitos de interfaz idénticos 18 y 20, asociados a cada banco de memoria para suministrar datos para recibir datos del circuito interruptor 16.

Los bancos de memoria 12 y 14 son preferiblemente de memoria no volátil, tales como la memoria flash, por 20 ejemplo.

Lógicamente, las señales recibidas y proporcionadas por el banco de memoria 12 se designan con la letra "A", mientras que las señales recibidas y proporcionadas por el banco de memoria 14 se designan con la letra "B". De forma similar, las señales recibidas y proporcionadas por el circuito de interfaz 18 se designan con el número "0", mientras que las señales recibidas y proporcionadas por el circuito de interfaz 20 se designan con el número "1". 25 Cada uno de los circuitos de interfaz 18 y 20 recibe datos de acceso en un flujo de datos en serie, donde los datos de acceso pueden incluir un comando, información de dirección y datos de entrada para operaciones de programación, por ejemplo.

En una operación de lectura, cada uno de los circuitos de interfaz proporciona datos de salida como un flujo de datos en serie en respuesta a un comando de lectura y a datos de direcciones. 30

El dispositivo de memoria 10 además incluye circuitos globales, tales como una interfaz de control 22 y circuito de registro de estado/ID 24, que proporcionan señales globales tales como la señal de reloj sclki y restablecen los circuitos de ambos bancos de memoria 12 y 14 y los circuitos de interfaz respectivos 18 y 20.

Otra discusión de los circuitos ya mencionados sigue a continuación.

El banco de memoria 12 incluye circuitos periféricos de memoria bien conocidos como el amplificador de 35 sentido y el bloque de circuito de tampón de página 26 para suministrar datos de salida DOUT_A y para recibir datos de programa de entrada DIN_A y el bloque de decodificador de fila 28.

Los expertos en la técnica entenderán que el bloque 26 también incluye circuitos de decodificador de columna.

Un control y bloque de circuito de predecodificador 30 recibe señales de dirección y señales de control a través de la línea de señalización ADDR_A y proporciona señales... [Seguir leyendo]

1. Tampón de página (212, 214, 600) de banco de memoria (200, 800, 802) que comprende matriz de memoria acoplada a bitlines (BL) y wordlines (WL) , caracterizado:

por primeras y segundas secciones del tampón de página (614, 616: 616, 618) , porque la primera sección del tampón de página (614, 616) comprende un primer activador (602, 604) y un primer segmento del tampón de página (608, 610) acoplado a los primeros bitlines (CBL_S1_[1:n]; CBL_S2_[1:n]) y líneas de datos (L_DL[1:n]) y configurada para acceder a los primeros bitlines (CBL_S1_[1 :n], CBL_S2_[1:n]) , 10

porque la segunda sección del tampón de página (616, 618) comprende un segundo activador (604, 606) y un segundo segmento de tampón de página (610, 612) acoplado a los segundos bitlines (CBL_S2_[1:n]; CBL_Sm_[1:n]) y a las líneas de datos (L_DL[1:n]) y configurado para acceder a los segundos bitlines (CBL_S2_[1:n], CBL_Sm_[1:n]) , porque el primer activador (602, 604) está configurado: 15

para recibir una señal de selección de columna de entrada (COL_BIT) ; y para proporcionar una señal de selección de columna de salida (COL_BIT) en respuesta a una señal de reloj (Ï, (Ïb) , la señal de selección de columna de salida (COL_BIT) que es derivada de la señal de selección de 20 columna de entrada (COL_BIT) , y una primera señal de activación (Y-sel) al primer segmento de tampón de página (608, 610) en respuesta a la señal de selección de entrada de columna (COL_BIT) , la primera señal de activación (Y-sel) que activa la selección de columna del primer segmento de tampón de página (608, 610) , 25

porque el segundo activador (604, 606) está configurado:

para recibir la señal de selección de columna de salida desde el primer activador como una señal de selección de columna de entrada (COL_BIT) de la misma, y para proporcionar una segunda señal de activación (Y-sel) al segundo segmento de tampón de página 30 (610, 612) en respuesta a la señal de selección de columna de entrada (COL_BIT) de la misma, la segunda señal de activación (Y-sel) que activa la selección de columna del segundo segmento de tampón de página (610, 612) .

2. Tampón de página de la reivindicación 1, donde: 35

el primer segmento de tampón de página (608, 610) de la primera sección de tampón de página (614, 616) se configura para detectar datos desde los primeros bitlines (CBL_S1_[1:n]; CBL_S2_[1:n]) y para proporcionar los datos detectados a las líneas de datos (L_DL[1:n]) en respuesta a la selección de columna activada por la primera señal de activación; y 40

el segundo segmento de tampón de página (610, 612) de la segunda sección de tampón de página (616, 618) se configura para detectar datos de los segundos bitlines (CBL_S2_[1:n]; CBL_Sm_[1:n]) , y

para proporcionar los datos detectados a las líneas de datos (L_DL[1:n]) en respuesta a la selección de columna activada por la segunda señal de activación. 45

3. Tampón de página de la reivindicación 1 o 2, donde:

el primer activador (602, 604) se configura para proporcionar la primera señal de activación (Y-sel) al primer segmento de tampón de página (608, 610) en respuesta a la señal de selección de columna de entrada (COL-50 BIT) asegurada en un estado de la señal de reloj; y el segundo activador (604, 606) se configura para proporcionar la segunda señal de activación (Y-sel) al segundo segmento de tampón (610, 612) en respuesta a la señal de selección de columna de entrada (COL_BIT) asegurada en un estado posterior de la señal de reloj, la señal de selección de columna de entrada (COL_BIT) del segundo activador (604, 606) que es una versión retardada de la señal de selección de 55 columna de entrada (COL_BIT) recibida por el primer activador (602, 604) .

4. Tampón de página de la reivindicación 3, donde:

el primer activador (602, 604) comprende: 60

un terminal de entrada (In) para recibir la señal de selección de columna de entrada (COL_BIT) , la señal de selección de columna de entrada (COL_BIT) que es asegurada en respuesta al estado de complemento de la señal de reloj;

un terminal de salida (Out) para la emisión de la señal de selección de columna de salida (COL_BIT) 65

en respuesta a la señal de selección de columna de entrada y a la señal de reloj; y una producción de selección de columna (Y-sel) para suministrar la primera señal de activación (Y-sel) con un estado lógico que corresponde a la señal de selección de columna (COL_BIT) durante el estado de la señal de reloj, y 5

el segundo activador (604, 606) comprende:

un terminal de entrada (In) para recibir la señal de selección de columna de entrada (COL_BIT) , la señal de selección de columna de entrada (COL_BIT) siendo asegurada en respuesta al estado de complemento de la señal de reloj; y 10

una salida de selección de columna (Y-sel) para suministrar la segunda señal de activación (Y-sel) con un estado lógico que corresponde con la señal de selección de columna (COL_BIT) durante el estado posterior de la señal de reloj.

5. Tampón de página de la reivindicación 3 o 4, donde cada uno de los primeros y segundos segmentos de tampón 15 de página (608, 610: 610, 612) comprende una o varias unidades de tampón de página (650, 652, 654, 660, 750) , donde una unidad de tampón de página es acoplada al menos a uno de los respectivos bitlines (CBL_S[1:m]) y que corresponde al menos a una de las líneas de datos (L_DL[1:n]) , al menos una de las unidades de tampón de página del primer segmento de tampón de página es activada en respuesta a la primera señal de activación (Y-sel) , 20

al menos una de las unidades de tampón de página del segundo segmento de tampón de página es activada en respuesta a la segunda señal de activación (Y-sel) .

6. Tampón de página de la reivindicación 4 o 5, donde:

la unidad de tampón de página del primer segmento de tampón de página comprende

el sistema de circuitos de detección (760, 762) configurados para detectar datos de uno de los primeros bitlines, y

un circuito de acoplamiento (766) configurado para acoplar los datos detectados del sistema de circuitos a la correspondiente línea de datos en respuesta a la primera señal de activación (Y-sel) ; y 30

la unidad de tampón de página del segundo segmento de tampón de página comprende

el sistema de circuitos de detección (760, 762) configurado para detectar datos de uno de los segundos bitlines, y

un circuito de acoplamiento (766) configurado para acoplar los datos detectados del circuito de detección a la correspondiente línea de datos en respuesta a la segunda señal de activación (Y-sel) . 35

7. Tampón de página de cualquiera de las reivindicaciones de la 2 a la 6, donde el primer activador (602, 604) comprende el sistema de circuitos biestable cronometrado por la señal de reloj (Ï) con el estado y un estado de complemento (Ïb) , el sistema de circuitos biestable configurado:

para recibir la señal de selección de columna de entrada (COL_BIT) en el terminal de entrada (In) y asegurarlo en respuesta al estado de complemento de la señal de reloj (Ïb) ;

para proporcionar la señal de selección de columna de salida (COL_BIT) a través del terminal de salida (Out) en respuesta a la señal de reloj; y para proporcionar la primera señal de activación (Y-sel) con un estado lógico que corresponde a la señal de 45 selección de columna (COL_BIT) a través de la salida de selección de columna durante el estado de la señal de reloj.

8. Tampón de página de la reivindicación 7, donde el sistema de circuitos biestable comprende un circuito maestro/esclavo (700) que incluye: 50

primeros y segundos inversores acoplados de cruce (704, 706, 710, 712) acoplados a primeros y segundos dispositivos de restablecimiento (714, 716) , respectivamente, que se configuran para responder a una señal de control (RST) y a una señal de control complementaria (RSTb) , respectivamente;

las primeras y segundas puertas de transmisión (702, 708) configuradas para responder a un estado de la 55 señal de reloj (Ï) y a un estado de complemento de la señal de reloj (Ïb) , respectivamente, siendo configurada la segunda puerta de transmisión (708) para transmitir el estado lógico de los primeros inversores acoplados de cruce (704, 706) a los segundos inversores acoplados de cruce (710, 712) ; y un circuito lógico (718) configurado para proporcionar la señal de activación (Y-sel) en respuesta al estado lógico de los segundos inversores acoplados de cruce y una señal de activación de descodificación (YENb) . 60

9. Tampón de página de la reivindicación 6, donde:

en al menos una de la pluralidad de unidades de tampón de página del primer segmento de tampón de página (608, 610) , el sistema de circuitos de detección (760, 762) comprende un sensor configurado para detectar los datos del primer bitline, y

el circuito de acoplamiento comprende un dispositivo de acoplamiento (766) configurado para acoplar el sensor a la correspondiente línea de datos en respuesta a la primera señal de activación (Y-sel) ; y 5

en al menos una de la pluralidad de unidades de tampón de página del segundo segmento de tampón de página (610, 612) , el sistema de circuitos de detección (760, 762) comprende un sensor configurado para detectar los datos del primer bitline, y el circuito de acoplamiento comprende un dispositivo de acoplamiento (766) configurado para acoplar el sensor a la correspondiente línea de datos en respuesta a la segunda señal de activación (Y-sel) . 10

10. Tampón de página de cualquiera de las reivindicaciones de la 6 a la 9, donde el circuito de acoplamiento comprende:

un proveedor de datos (766) configurado para proporcionar los datos detectados del sistema de circuitos de 15 detección a las líneas de datos correspondientes en respuesta a la señal respectiva de activación (Y-sel) .

11. Tampón de página de cualquiera de las reivindicaciones de la 1 a la 10, donde cada una de las primeras y segundas secciones de tampón de página (614, 616: 616, 618) forma una fase de tampón de página autodescodificador que está dispuesta para detectar datos de un conjunto de bitlines y para proporcionar datos 20 detectados, siendo usado el tampón de página para al menos una operación de lectura y programación de una memoria no volátil.

12. Método para acceder a un banco de memoria (200, 800) que comprende una matriz de memoria acoplada a bitlines (BL) y a wordlines (WL) , caracterizado por el hecho de que: 25

proporciona al banco de memoria un tampón de página según cualquiera de las reivindicaciones precedentes;

en la primera sección de tampón de página (614, 616)

recibe una señal de selección de columna de entrada (COL_BIT) ;

emite una señal de selección de columna de salida (COL_BIT) derivada de la señal de selección de columna 30 de entrada en respuesta a una señal de reloj (Ï; Ïb) , emite una primera señal de activación (Y-sel) en respuesta a la señal de selección de columna de entrada, y en la segunda sección de tampón de página (616, 618)

recibe la señal de selección de columna de salida de la primera sección de tampón de página como una señal de selección de columna de entrada de la misma, y 35

emite una segunda señal de activación (Y-sel) en respuesta a la señal de selección de columna de entrada; y permite la selección de columna de los primeros y los segundos segmentos de tampón de página en respuesta a la primera y segunda señal de activación, respectivamente.

13. Método de la reivindicación 12, que comprende además: 40

detección de datos desde los primeros y segundos bitlines; y retención de los datos detectados desde los primeros y segundos bitlines en respuesta a la selección de columna de activación de los primeros y segundos segmentos de tampón de página.

14. Método de la reivindicación 13, que comprende además:

emitir consecutivamente los datos retenidos desde la primera y segunda sección de tampón de página (614, 616: 616, 618) a las líneas de datos (L_DL[1:N]) en cada ciclo de reloj en respuesta a la señal de selección de columna de entrada y una señal de activación (YENb) , 50

15. Método de la reivindicación 14, donde para cada una de las secciones primera y segunda de tampón de página (614, 616: 616, 618) , la emisión consecutiva comprende:

el desplazamiento de la señal de selección de columna (COL-BIT) a cada una de las secciones plurales 55 primera y segunda del tampón de página (614, 616: 616, 618) en cada ciclo de reloj, incluyendo el desplazamiento:

la recepción de la señal de selección de columna (COL_BIT) en una primera transición de señal de reloj de un primer ciclo de reloj; y 60

la retención y emisión de la señal de selección de columna (COL_BIT) a una sección de tampón de página posterior en una segunda transición de señal de reloj del primer ciclo de reloj.