Circuitos de líneas de bits globales de Memoria Estática de Acceso Aleatorio (SRAM) para reducir los fallos de energía durante los accesos de lectura de memoria, y procedimientos y sistemas relacionados.

Un circuito de línea de bits global (110) de memoria estática de acceso aleatorio,

SRAM, para una pluralidad de células de bits de SRAM, que comprende:

un circuito de generación de habilitación de línea de bits global (96) configurado para generar una señal de habilitación de línea de bits global (98) en respuesta a una transición descendente de un reloj del sistema; y

un circuito de evaluación de línea de bits (114) acoplado a una línea de bits agregada de lectura configurada para recibir los datos almacenados en una célula de bits de SRAM seleccionada entre una pluralidad de células de bits de SRAM de una matriz de datos de SRAM, el circuito de evaluación de líneas de bits (114) configurado para:

recibir los datos desde la célula de bits de SRAM seleccionada en la línea de bits agregada de lectura; y

generar una salida de línea de bits global (106) proporcionada como datos de SRAM para la matriz de datos de SRAM que contiene los datos en respuesta a la señal de habilitación de línea de bits global (98) y que comprende además un bloqueo de salida (122) configurado para recibir y bloquear la salida de línea de bits global en respuesta a una transición ascendente del reloj del sistema (46).

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/US2014/067269.

Solicitante: QUALCOMM INCORPORATED.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 5775 MOREHOUSE DRIVE SAN DIEGO, CA 92121-1714 ESTADOS UNIDOS DE AMERICA.

Inventor/es: PUCKETT,JOSHUA LANCE, LILES,STEPHEN EDWARD, MARTZLOFF,JASON PHILIP.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • G11C11/419 SECCION G — FISICA.G11 REGISTRO DE LA INFORMACION.G11C MEMORIAS ESTATICAS (registro de la información basado en un movimiento relativo entre el soporte de registro y el transductor G11B; dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/115; técnica del impulso en general H03K, p. ej. conmutadores electrónicos H03K 17/00). › G11C 11/00 Memorias digitales caracterizadas por la utilización de elementos de almacenamiento eléctricos o magnéticos particulares; Elementos de almacenamiento correspondientes (G11C 14/00 - G11C 21/00 tienen prioridad). › Circuitos de lectura-escritura [R-W].
  • G11C7/10 G11C […] › G11C 7/00 Disposiciones para escribir una información o para leer una información en una memoria digital (G11C 5/00 tiene prioridad; circuitos auxiliares para memorias que utilizan dispositivos semiconductores G11C 11/4063, G11C 11/413, G11C 11/4193). › Disposiciones de interfaz para entrada/salida [I/O] de datos, p.ej. circuitos de control de entrada/salida [I/O] de datos, memorias intermedias de entrada/salida [I/O] de datos (circuitos de conversión de nivel en general H03K 19/0175).
  • G11C7/12 G11C 7/00 […] › Circuitos de control de líneas de bits, p.ej. circuitos de excitación, de potencia, de arrastre hacía arriba (pull-up), de empuje hacía abajo (pull-down), circuitos de precarga, circuitos de igualación, para líneas de bits.
  • G11C7/18 G11C 7/00 […] › Organización de líneas de bits; Disposición de líneas de bits.

PDF original: ES-2733375_T3.pdf

 

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