Aparato y método de compensación de desfase de reloj.

Circuito de sincronización para resincronizar datos desde un reloj de entrada a un reloj de salida,

estando caracterizado el circuito porque presenta:

un primer circuito de retención transparente (120) que recibe los datos y se activa mediante impulsos de reloj por medio del reloj de entrada;

un segundo circuito de retención transparente (130) que recibe datos desde el primer circuito de retención transparente y se activa mediante impulsos de reloj por medio de un reloj de salida retardado, siendo el reloj de salida retardado una versión retardada del reloj de salida; y

un circuito de retención de salida (102) que recibe datos desde el segundo circuito de retención transparente y se activa mediante impulsos de reloj por medio del reloj de salida.

Aparato y metodo de compensacion de desfase de reloj.

5 Solicitud relacionada

La presente solicitud reivindica prioridad segun la 35 U.S.C. § 119 o 365 con respecto a la solicitud US no 10/352.372, presentada el 27 de enero de 2003, y reivindica los derechos de la solicitud provisional US no 60/434.841, presentada el 19 de diciembre de 2002.

Antecedentes de la invención

La velocidad de datos doble (DDR y DDRII) y la velocidad de datos cuadruple (QDR y QDRII) son arquitecturas industriales normalizadas para la memoria estatica de acceso aleatorio (SRAM) en redes de alta velocidad. La arquitectura DDR duplica la velocidad de datos de la SRAM convencional al llevar a cabo dos accesos a memoria por cada ciclo de reloj. En la arquitectura QDR, el puerto de entrada y el puerto de salida estan separados y funcionan de manera independiente permitiendo dos lecturas de memoria y dos escrituras en memoria por cada ciclo de reloj. Con dos lecturas y escrituras de memoria por cada ciclo de reloj, la arquitectura QDR cuadriplica la velocidad de datos de la SRAM convencional permitiendo cuatro accesos a memoria por cada ciclo de reloj. La arquitectura QDR se diseno originalmente para interfaces de SRAM de alta velocidad. No obstante, la arquitectura QDR ha sido adoptada para otras aplicaciones de alta frecuencia, por ejemplo, como una interfaz normalizada hacia coprocesadores basados en memoria.

La arquitectura QDR define un par de relojes maestros que se usa para controlar accesos de lectura y escritura a la SRAM. Por ejemplo, todos los datos leidos de la SRAM se alinean con los flancos de subida del par de relojes maestros. Cuando se trabaja a una frecuencia de funcionamiento baja, por ejemplo, por debajo de 133 MHz, se dispone del tiempo suficiente para que un elemento maestro del bus, tal como un ASIC o un microprocesador acoplado al dispositivo de QDR, use los flancos de subida del par de relojes maestros para capturar los datos sincronizados con el par de relojes maestros. No obstante, a medida que la frecuencia del funcionamiento del dispositivo de QDR se incrementa, las ventanas validas de datos y los tiempos de retencion disminuyen de forma correspondiente. Los datos sincronizados con el par de relojes maestros por el coprocesador basado en memoria pueden no ser validos cuando son capturados por el elemento maestro del bus usando el par de relojes maestros. Con el fin de permitir que el elemento maestro del bus capture datos validos cuando se trabaja a frecuencias superiores, la arquitectura de QR define tambien un par de relojes de datos. El par de relojes de datos es una version desplazada en fase del par de relojes maestros. La arquitectura de QDR permite que el elemento maestro del bus use el par de relojes de datos para capturar los datos en lugar del par de relojes maestros con el fin de ajustarse a la configuracion de datos y los tiempos de retencion en el elemento maestro del bus. De este modo, el coprocesador basado en memoria debe sincronizar los datos con el par de relojes de datos despues de que los mismos hayan sido leidos de los medios de almacenamiento de datos. Se puede producir una diferencia de fase (desfase) significativa entre el par de relojes 45 maestros y el par de relojes de datos. En relacion con esto, se hace referencia al documento US n° 6.097.775 el cual describe un circuito sincronizador para transferir senales entre dos dominios de reloj en los cuales una primera unidad sincronizadora y una segunda unidad sincronizadora forman un protocolo de senalizacion de entrada en contacto. Las disposiciones del documento US n° 6.097.775 presentan las mismas dificultades que se han expuesto anteriormente en lineas generales con la arquitectura de QDR.

Sumario de la invención

Se presenta un circuito de compensacion de desfase, el cual es compatible con los requisitos de la interfaz de QDR II y acepta una diferencia de fase significativa entre un reloj de entrada y un reloj de salida. Un circuito de retencion transparente presenta dos estados, abierto y cerrado. Mientras esta abierto, el circuito de retencion transparente deja pasar datos de la entrada a la salida. Mientras esta cerrado, el circuito de retencion transparente retiene los datos presentes en la entrada cuando se produjo la transicion del estado abierto al cerrado. Mientras esta abierto, el circuito de retencion transparente proporciona una ventana para capturar los datos presentes en la entrada con el fin de evitar la espera de un flanco de reloj sucesivo para dejar pasar datos de la entrada a la salida.

Un circuito de sincronizacion para resincronizar datos desde un reloj de entrada a un reloj de salida incluye un primer circuito de retencion transparente, un segundo circuito de retencion transparente y un circuito de retencion de salida.

El primer circuito de retencion transparente recibe los datos y se activa mediante impulsos de reloj por medio del reloj de entrada. El segundo circuito de retencion transparente recibe datos del primer circuito de retencion transparente y se activa mediante impulsos de reloj por medio de un reloj de salida retardado. El reloj de salida retardado es una version retardada del reloj de salida. El circuito de retencion de salida recibe datos del segundo circuito de retencion transparente y se activa mediante impulsos de reloj por medio del reloj de salida. El reloj de salida retardado puede incluir un retardo de insercion. El reloj de salida puede ser una version de bucle enganchado por retardo del reloj de salida retardado con el retardo de insercion eliminado.

El reloj de entrada puede ser un reloj K# de un par de relojes maestros y el reloj de salida un reloj C# de un par de 10 relojes de datos. El circuito de retencion de salida se puede disparar por flancos. Se puede dar salida a datos desde el circuito de retencion de salida con una velocidad de datos doble.

El primer circuito de retencion transparente y el segundo circuito de retencion transparente dejan pasar datos recibidos cuando estan abiertos y retienen unos ultimos datos recibidos cuando estan cerrados. En una forma de realizacion, el primer circuito de retencion transparente esta abierto cuando el reloj de entrada es quot;1quot; logico y esta cerrado cuando el reloj de entrada es quot;0quot; logico, y el segundo circuito de retencion transparente esta abierto cuando el reloj de salida retardado es quot;1quot; logico y esta cerrado cuando el reloj de salida es quot;0quot; logico.

Breve descripción de los dibujos Los anteriores y otros objetivos, caracteristicas y ventajas de la invencion resultaran evidentes a partir de la siguiente descripcion mas particular de formas de realizacion preferidas de la invencion, segun se ilustra en los dibujos adjuntos en los cuales los caracteres de referencia iguales remiten a las mismas partes en la totalidad de las diferentes vistas. Los dibujos no estan necesariamente a escala, poniendose enfasis, en cambio, en la ilustracion de los fundamentos de la invencion.

La figura 1 es un diagrama de bloques de un dispositivo que incluye un circuito de compensacion de desfase para sincronizar datos recibidos desde medios de almacenamiento de datos de acuerdo con los fundamentos de la presente invencion;

las figuras 2A a 2B son un diagrama de bloques con mayor detalle de la interfaz de salida de datos acoplada a los medios de almacenamiento de datos representados en la figura 1;

la figura 3 es un diagrama de temporizacion que ilustra el retardo de insercion;

la figura 4 es un diagrama de temporizacion que ilustra la relacion entre los datos y relojes en el circuito de compensacion de desfase mostrado en las figuras 2A a 2B para datos anticipados y desfase moderado entre los relojes;

la figura 5 es un diagrama de temporizacion que ilustra la relacion entre los datos y relojes en el circuito de compensacion de desfase representado en las figuras 2A a 2B para datos tardios y un desfase moderado entre los relojes;

la figura 6 es un diagrama de temporizacion que ilustra la relacion entre los datos y relojes en el circuito de 45 compensacion de desfase mostrado en las figuras 2A a 2B para datos anticipados y un desfase en el peor de los casos entre los relojes;

la figura 7 es un diagrama de temporizacion que ilustra la relacion entre los datos y relojes en el circuito de compensacion de desfase representados en las figuras 2A a 2B para datos anticipados y un desfase en el peor 50 de los casos entre los relojes;

la figura 8 es un diagrama de temporizacion que ilustra la relacion entre los datos y relojes en el circuito de compensacion de desfase mostrado en las figuras 2A a 2B para datos anticipados y sin desfase entre los relojes;

la figura 9 es un esquema de una forma de realizacion de uno cualquiera de los circuitos de retencion... [Seguir leyendo]

1. Circuito de sincronizacion para resincronizar datos desde un reloj de entrada a un reloj de salida, estando caracterizado el circuito porque presentaº

un primer circuito de retencion transparente (120) que recibe los datos y se activa mediante impulsos de reloj por medio del reloj de entrada;

un segundo circuito de retencion transparente (130) que recibe datos desde el primer circuito de retencion transparente y se activa mediante impulsos de reloj por medio de un reloj de salida retardado, siendo el reloj de salida retardado una version retardada del reloj de salida; y

un circuito de retencion de salida (102) que recibe datos desde el segundo circuito de retencion transparente y se activa mediante impulsos de reloj por medio del reloj de salida.

2. Circuito de sincronizacion segun la reivindicacion 1, en el que el reloj de salida retardado incluye un retardo de insercion y el reloj de salida es una version de bucle de enganche por retardo del reloj de salida retardado con el retardo de insercion eliminado.

3. Circuito de sincronizacion segun la reivindicacion 1, en el que una diferencia de fase entre el reloj de entrada y el reloj de salida es inferior o igual a ciento ochenta grados.

4. Circuito de sincronizacion segun la reivindicacion 1, en el que el reloj de entrada es un reloj K# de un par de relojes maestros y el reloj de salida es un reloj C# de un par de relojes de datos.

5. Circuito de sincronizacion segun la reivindicacion 1, en el que el circuito de retencion de salida se activa por flancos.

6. Circuito de sincronizacion segun la reivindicacion 1, en el que se da salida a los datos desde el circuito de retencion de salida a una velocidad de datos doble.

7. Circuito de sincronizacion segun la reivindicacion 1, en el que el primer circuito de retencion transparente y el segundo circuito de retencion transparente dejan pasar los datos recibidos cuando se encuentran abiertos y retienen unos datos ultimos recibidos cuando se encuentran cerrados.

8. Circuito de sincronizacion segun la reivindicacion 7, en el que el primer circuito de retencion transparente se encuentra abierto cuando el reloj de entrada es un quot;1quot; logico y se encuentra cerrado cuando el reloj de entrada es un quot;0quot; logico.

9. Circuito de sincronizacion segun la reivindicacion 8, en el que el segundo circuito de retencion transparente se encuentra abierto cuando el reloj de salida retardado es un quot;1quot; logico y se encuentra cerrado cuando el reloj de salida retardado es un quot;0quot; logico.

10.Metodo de sincronizacion de datos desde un reloj de entrada a un reloj de salida, estando caracterizado el metodo porqueº

se reciben los datos por parte de un primer circuito de retencion transparente (120) activado mediante impulsos de reloj por el reloj de entrada;

se reciben datos desde el primer circuito de retencion transparente por parte de un segundo circuito de retencion transparente (130) activado mediante impulsos de reloj por un reloj de salida retardado, siendo el reloj de salida retardado una version retardada del reloj de salida; y

se reciben datos desde el segundo circuito de retencion transparente por parte de un circuito de retencion de salida (102) activado mediante impulsos de reloj por el reloj de salida.

11.Metodo segun la reivindicacion 10, en el que el reloj de salida retardado incluye un retardo de insercion y el reloj de salida es una version de bucle de enganche por retardo del reloj de salida retardado con el retardo de insercion eliminado.

12.Metodo segun la reivindicacion 10, en el que una diferencia de fase entre el reloj de entrada y el reloj de salida es inferior o igual a ciento ochenta grados.

13.Metodo segun la reivindicacion 10, en el que el reloj de entrada es un reloj K# de un par de relojes maestros y el reloj de salida es un reloj C# de un par de relojes de datos.

14.Metodo segun la reivindicacion 10, en el que el circuito de retencion de salida se activa por flancos.

15.Metodo segun la reivindicacion 10, en el que se da salida a datos desde el circuito de retencion de salida a una velocidad de datos doble.

16.Metodo segun la reivindicacion 10, en el que el primer circuito de retencion transparente y el segundo circuito de retencion transparente dejan pasar los datos recibidos cuando se encuentran abiertos y retienen unos datos ultimos recibidos cuando se encuentran cerrados.

17.Metodo segun la reivindicacion 16, en el que el primer circuito de retencion transparente se encuentra abierto cuando el reloj de entrada es un quot;1quot; logico y se encuentra cerrado cuando el reloj de entrada es un quot;0quot; logico.

18.Metodo segun la reivindicacion 17, en el que el segundo circuito de retencion transparente se encuentra abierto cuando el reloj de salida retardado es un quot;1quot; logico y se encuentra cerrado cuando el reloj de salida retardado es un 15 quot;0quot; logico.