(27/05/2020) Un procesador que comprende: una pluralidad de núcleos; una caché de instrucciones de nivel 1, L1, para almacenar una pluralidad de instrucciones del estándar de cifrado avanzado, AES, cada instrucción AES tiene un opcode único; una caché de datos de L1; lógica de extracción de instrucciones para extraer instrucciones de la caché de instrucciones de L1; lógica de decodificación para decodificar las instrucciones; un primer registro de origen para almacenar una clave de ciclo a ser utilizada para un ciclo de una operación de cifrado AES; un segundo registro de origen para almacenar datos de entrada a ser cifrados mediante el ciclo de la operación de cifrado AES; y una unidad de ejecución que incluye lógica de ejecución AES para ejecutar al menos una primera instrucción…

(17/04/2019) Un circuito de línea de bits global de memoria estática de acceso aleatorio, SRAM, para una pluralidad de células de bits de SRAM, que comprende: un circuito de generación de habilitación de línea de bits global configurado para generar una señal de habilitación de línea de bits global en respuesta a una transición descendente de un reloj del sistema; y un circuito de evaluación de línea de bits acoplado a una línea de bits agregada de lectura configurada para recibir los datos almacenados en una célula de bits de SRAM seleccionada entre una pluralidad de células de bits de SRAM de una matriz de datos…

(23/01/2019) Un procedimiento que comprende: recibir, en un controlador , órdenes, direcciones y datos en un dispositivo de memoria mediante una interfaz definida asociada con el dispositivo de memoria, comprendiendo el dispositivo de memoria un primer tipo de memoria y un segundo tipo de memoria, correspondiéndose la interfaz definida con el primer tipo de memoria , de forma que el dispositivo de memoria opere con el protocolo de acceso del primer tipo de memoria tanto para el primer tipo de memoria como para el segundo tipo de memoria ; y determinar en el controlador si la información recibida en el dispositivo de memoria se corresponde con el segundo tipo de memoria asociado con el dispositivo de memoria, y si es así, producir señales al segundo tipo de memoria…

(11/10/2018) Dispositivo para el procesamiento de cuadros de datos en serie, que comprende una unidad de convertidor en serie-paralelo , una unidad de evaluación y al menos dos registros de datos , en el que • a la unidad de convertidor en serie-paralelo se alimentan cuadros de datos en serie (F, F1-F9) y desde la unidad de convertidor en serie-paralelo se convierten bloques de datos en serie (A, B, P1, P2A, P2B, P2C), que están contenidos en los cuadros de datos en serie (F, F1-F9), en bloques de datos paralelos (A, B, P1, P2A, P2B, P2C) y se pueden emitir a los registros de datos , • los bloques de datos paralelos (A, B, P1, P2A, P2B, P2C) se pueden registrar en los registros de datos y se pueden emitir desde éstos para el procesamiento…

(03/09/2014) Sistema de memoria que comprende: banco de memoria para suministrar datos de lectura de flujo de bits en serie en respuesta a una operación de lectura y para recibir datos de escritura de flujo de bits en serie en respuesta a una operación de escritura; y ruta de datos en serie para unir los datos de lectura del flujo de bits en serie y los datos de escritura del flujo de bits en serie entre el banco de memoria y una interfaz de entrada/salida ; donde la ruta de datos en serie incluye un mediador de datos para recibir datos de acceso en serie desde la interfaz de entrada/salida, donde los datos de acceso incluyen un comando y una dirección, donde el mediador de datos incluye convertidor de datos de comando para convertir el comando y la dirección en un formato paralelo, e interruptor de…

(16/07/2014) Memoria Dinámica de Acceso Aleatorio (DRAM) que comprende: una celda de memoria acoplada a un par de líneas de bit y a una línea de palabra; un dispositivo de habilitación de líneas de palabra acoplado a la línea de palabra para poner en estado activo la línea de palabra; un amplificador de detección acoplado al par de líneas de bit para detectar niveles de voltaje en el par de líneas de bit y restaurar una carga en la celda de memoria; un circuito de ecualización de líneas de bit acoplado al par de líneas de bit para precargar el par de líneas de bit; y caracterizada por que la DRAM incluye un circuito de temporización para recibir una señal de control y controlar el circuito de ecualización de líneas de bit, el dispositivo de habilitación de líneas de palabra, y el amplificador de detección; en la que, en un primer flanco de la…

(16/07/2014) Método para programación en un sistema de memoria Flash que tiene una pluralidad de dispositivos de memoria Flash, comprendiendo el método: recibir un archivo de datos que tiene una pluralidad de páginas; si la totalidad de la pluralidad de páginas del archivo de datos puede caber en un único bloque de uno de entre la pluralidad de dispositivos de memoria Flash, programar la totalidad de la pluralidad de páginas del archivo de datos en el bloque único de uno de entre la pluralidad de dispositivos de memoria Flash; si no, si la totalidad de la pluralidad de páginas del archivo de datos puede caber en una pluralidad de bloques incluyendo un bloque en cada uno de entre la pluralidad de dispositivos de memoria, programar con intercalación la totalidad…

(25/06/2014) Circuito de excitación y terminación, que comprende: una red de pull-up de impedancia variable que tiene una primera pluralidad de 5 transistores ; una red de pull-down de impedancia variable que tiene una segunda pluralidad de transistores ; estando configurada cada una de entre la red de pull-up y la red de pull-down para presentar una impedancia deseada variando el número de transistores activados; una primera pluralidad de bits de control de un bus de control de impedancia para establecer una configuración de terminación de la red de pull-up ; una segunda pluralidad de bits de control del bus…

(18/06/2014) Un dispositivo semiconductor que comprende: una pluralidad de primeras líneas de datos (drwbus_in) que transmiten una pluralidad de primeros bits de datos; una pluralidad de segundas líneas de datos (drwbus_out) que transmiten una pluralidad de segundos bits de datos; una pluralidad de terceras líneas de datos (rwbus_DQ) que transmiten una pluralidad de terceros bits de datos; un circuito de control de órdenes en ráfagas, BOC, que convierte los primeros bits de datos en los segundos bits de datos mediante el reordenamiento del orden de los primeros bits de datos en base a una información de dirección; un circuito de inversión de bus de datos, DBI, que convierte los segundos bits de datos en los terceros bits de datos mediante la realización de…

(14/05/2014) Tampón de página de banco de memoria que comprende matriz de memoria acoplada a bitlines (BL) y wordlines (WL), caracterizado: por primeras y segundas secciones del tampón de página (614, 616: 616, 618), porque la primera sección del tampón de página comprende un primer activador y un primer segmento del tampón de página acoplado a los primeros bitlines (CBL_S1_[1:n]; CBL_S2_[1:n]) y líneas de datos (L_DL[1:n]) y configurada para acceder a los primeros bitlines (CBL_S1_[1 :n], CBL_S2_[1:n]), porque la segunda sección del tampón de página comprende un segundo activador y un segundo segmento de tampón de página acoplado a los segundos bitlines…

(19/02/2014) Un sistema de memoria, que comprende: por lo menos un banco de memoria ; y circuitos de interfaz configurados para comunicar con dicho por lo menos un banco de memoria ,teniendo los servicios de interfaz una serie de puertos de entrada y una serie de puertos de salida queson diferentes entre sí, estando configurada la serie de puertos de entrada para recibir señales desde circuitosexternos, estando configurada la serie de puertos de salida para entregar señales a los circuitos externos, siendo configurables los circuitos de interfaz para funcionar en una serie de modos, para conexiones de laserie de puertos de entrada y la serie de puertos de salida , incluyendo dicha serie…

(08/01/2014) Un dispositivo de memoria que comprende: Un arreglo de memoria que tiene celdas de memoria dispuestas en filas y columnas caracterizadas porque: cada celda de memoria es borrable para tener un voltaje umbral de borrado negativo y es programable en unaoperación de programa que tiene al menos un voltaje umbral de programación negativo; un controlador de línea para controlar selectivamente una línea (WLn) conectada a un terminal de puerta de una celda de memoria con un voltaje de programación para cambiar el voltaje umbral de borrado negativo a almenos un voltaje umbral de programa negativo durante la operación del programa.

(30/09/2013) Un dispositivo de memoria que comprende: una célula de memoria que incluye un elemento de memoria resistivaacoplado a un transistor de acceso, teniendo el transistor de acceso un primerespesor de óxido para permitir la operación de la célula de memoria a una tensión operativa; yun primer amplificador configurado para acoplar la célula de memoria a una tensión dealimentación que es mayor que un límite de tensión para generar una señal de datos basada en unacorriente que atraviesa la célula de memoria, caracterizado porque el primer amplificador incluye un transistor de fijación de nivel que tiene unsegundo espesor de óxido que es mayor que el primer espesor…

(18/09/2013) Un sistema que comprende una pila incluyendo: un primer dispositivo de memoria ; un segundo dispositivo de memoria ; opcionalmente, dispositivos de memoria adicionales ; un controlador acoplado eléctricamente al primer dispositivo de memoria; donde - cada uno de dichos dispositivos de memoria comprende contactos de entrada en serie (D0-D7, CSI, DSI) y contactos de salida en serie (Q0-7, CSO, DSO), los contactos de salida en serie estando separados de los contactos de entrada en serie y todos los dispositivos de memoria 15 teniendo una misma configuración de la disposición de entrada/salida, - el segundo dispositivo de memoria en la pila se fija como un dispositivo de memoria sucesivo al primer dispositivo de memoria y rotacionalmente desplazado…

(04/06/2013) Un dispositivo semiconductor (410a, ..., 410d) que comprende: memoria; circuitos de entrada de reloj configurados para recibir una señal de reloj (SCLK); circuitos de datos configurados para recibir datos de entrada (SI); recibir una primera señal de habilitación de entrada (IPE); recibir una primera señal de habilitación de salida (OPE); entregar una segunda señal de habilitación de entrada (IPEQ) derivada de la primera señal de habilitación deentrada, desde el dispositivo (410a, ..., 410d); recibir los datos de entrada (SI) en sincronización con la señal de reloj (SCLK) cuando se afirma la primera señal dehabilitación de entrada (IPE); caracterizado porque está configurado adicionalmente para entregar una segunda señal de habilitación de salida (OPEQ) obtenida a partir de la primera señal de habilitación desalida,…

(29/05/2013) Un dispositivo de memoria Flash NAND que comprende: una matriz de memoria que tiene bloques de celdas de memoria dispuestas como cadenas de celdas NANDdonde cada bloque incluye una fila de cadenas de celdas NAND, caracterizado porque: cada uno de los bloques de celdas de memoria es borrable mediante tunelización-FN para tener una tensiónumbral de borrado negativa y programable mediante tunelización-FN para tener una tensión umbral de programaciónnegativa o una tensión umbral de programación positiva;circuitería lógica de control de filas para seleccionar un bloque de la matriz de memoria y conducirselectivamente una línea de palabra (WLn) conectada a un terminal de puerta de…

(28/12/2012) 1. Mando a distancia para televisor o similar que presenta unos componentes electrónicos y una serie de teclas asociadas con las diferentes funciones del mando caracterizado porque comprende medios de grabación de información asociados a dichos componentes electrónicos. 2. Mando a distancia para televisor o similar según la reivindicación 1 caracterizado porque los medios de grabación comprenden un micrófono para la captación de sonidos y un circuito grabador . 3. Mando a distancia para televisor o similar según la reivindicación 2 caracterizado porque comprende medios de reproducción de los sonidos captados por el micrófono y almacenados en el circuito grabador . 4. Mando a distancia para televisor o similar según la reivindicación 1 caracterizado porque los medios de grabación de información comprenden…

(18/10/2012) Dispositivo de memoria y método para el acceso óptico de datos en paralelo. Dispositivo de memoria de acceso de datos en paralelo y método para acceder en paralelo a los datos de dicho dispositivo de memoria. El dispositivo comprende: un módulo de almacenamiento que comprende: una variedad de segmentos de almacenamiento basados en tecnología de semiconductores; un receptor de datos del dispositivo de almacenamiento relacionado con cada segmento de almacenamiento; un emisor de datos del dispositivo de almacenamiento relacionado con cada segmento de almacenamiento; y una unidad de gestión del dispositivo de almacenamiento relacionada con cada segmento de almacenamiento para la gestión del segmento de almacenamiento,…

(03/10/2012) Un procedimiento de lectura de datos de un módulo SDRAM (RAM, Memoria de Acceso Dinámico Síncrona), no estando almacenados tales datos en una matriz DRAM (RAM de acceso dinámico) en el módulo , en el que cada uno de una pluralidad de comandos de SDRAM disponibles para el control de las operaciones de SDRAM está definido por el estado de las señales de control aplicadas al módulo SDRAM , comprendiendo el procedimiento: proporcionar un comando para una lectura síncrona de los datos que no están almacenados en la matriz DRAM , comprendiendo el comando una codificación única de las señales de control para la operación de lectura síncrona de los datos que no están almacenados en la matriz DRAM ; y leer síncronamente la lectura de los datos que no están almacenados en una matriz DRAM…

(12/09/2012) Un sistema que tiene una pluralidad de dispositivos conectados en serie que incluyen por lo menosprimeros y segundos dispositivos, caracterizado porque: el primer dispositivo incluye una primera entrada (SI) configurada para recibir datos de entrada, una segunda entrada (IPE) configurada para recibir una primera señal que permite entrada,una tercera entrada (OPE) configurada para recibir una primera señal que permite salida que se fija a un primer nivellógico para una duración de tiempo, una primera salida (SO) configurada para enviar datos de salida para la duración de tiempo en respuesta a laprimera señal que permite salida en el primer nivel lógico para la duración de tiempo,una segunda salida (IPEQ) configurada para enviar una…

(16/12/2008) Dispositivo híbrido modular para la lectura de matrices de sensores de imagen.#La presente invención se refiere a circuitos integrados de lectura (ROICs) de matrices de sensores de imagen de plano focal. La invención introduce una nueva estrategia de encapsulado híbrido especialmente modular, ya que la matriz de lectura se construye mediante la interconexión de circuitos integrados idénticos e intercambiables entre sí formando un mosaico de la misma dimensión que el plano focal. La invención también plantea una organización de las conexiones del híbrido que permite independizar totalmente la tecnología de los sensores respecto a la tecnología de los circuitos de lectura. Como resultado, frente al estado…

(01/04/2007) Método para la lectura de un dispositivo direccionable por matriz pasiva, particularmente un dispositivo de memoria o un dispositivo sensor con celdas direccionables individualmente para almacenar un valor lógico proporcionado por un valor de carga dispuesto en una celda, de manera que el dispositivo comprende material polarizable eléctricamente que muestra histéresis, particularmente un material ferroeléctrico, de manera que el dispositivo comprende un primer y segundo juegos de electrodos con electrodos paralelos que forman, respectivamente, líneas de palabras y líneas de bits en el dispositivo, de manera que los electrodos de la línea de palabras (WL) y los electrodos de la línea de bits (BL) están dispuestos…