Esquema de distribución de umbral de Flash multi-nivel.

Un dispositivo de memoria Flash NAND que comprende:

una matriz de memoria que tiene bloques de celdas (50) de memoria dispuestas como cadenas de celdas NANDdonde cada bloque incluye una fila de cadenas de celdas NAND,

caracterizado porque:

cada uno de los bloques de celdas (50) de memoria es borrable mediante tunelización-FN para tener una tensiónumbral de borrado negativa y programable mediante tunelización-FN para tener una tensión umbral de programaciónnegativa o una tensión umbral de programación positiva;circuitería (100) lógica de control de filas para seleccionar un bloque de la matriz de memoria y conducirselectivamente una línea de palabra (WLn) conectada a un terminal de puerta de una celda (50) de memoria delbloque con una tensión positiva durante la primera operación de verificación de programación y lectura y una tensiónnegativa durante la segunda operación de verificación de programación y lectura.

Esquema de distribucion de umbral de Flash multi-nivel

Referencia cruzada a solicitudes relacionadas Esta solicitud reivindica el beneficio de prioridad de la Solicitud de Patente Provisional de Estados Unidos N° 5 60/844.154 presentada el 13 de septiembre de 2006.

Campo de la invencion La presente invencion se refiere, en general, a una memoria Flash. Mas particularmente, la presente invencion se refiere a un dispositivo de memoria Flash, un metodo para programacion de una celda de memoria Flash y un metodo para verificar una tension umbral.

Antecedentes de la invencion Numerosos tipos de productos de electronica de consumo se basan en algunas formas de almacenamiento masivo para guardar datos o software para la ejecucion de codigo mediante un microcontrolador. La electronica de consumo de este tipo es prolifica, e incluye dispositivos tales como asistentes digitales personales (PDA) , reproductores de musica portatiles, reproductores multimedia portatiles (PMP) y camaras digitales. En PDA, se quiere 15 almacenamiento masivo para almacenar aplicaciones y datos, mientras que los reproductores de musica portatiles y las camaras digitales requieren grandes cantidades de almacenamiento masivo para guardar datos de ficheros de musica y/o datos de imagenes. La solucion de almacenamiento masivo para la electronica de consumo portatil de este tipo es preferentemente pequera en tamaro, consume minima potencia y tiene alta densidad de almacenamiento. Esto limita la seleccion de formas de memoria no volatiles puesto que las memorias volatiles, tal

como memoria de acceso aleatorio (SRAM) y memoria de acceso aleatorio dinamica (DRAM) , requieren una aplicacion de potencia constante para guardar datos. Como se conoce en la tecnica, la electronica portatil se basa en baterias que tienen un suministro de potencia finito. Por lo tanto, se prefieren memorias no volatiles que puedan guardar datos despues de que se retira la potencia.

Aunque muchos productos de consumo usan memoria Flash como materia prima, se usa indirectamente la memoria Flash por consumidores en productos tales como telefonos moviles y dispositivos con funciones de microprocesamiento. Mas especificamente, los circuitos integrados especificos de aplicacion (ASIC) encontrados comunmente en electronica de consumo pueden tener memoria Flash integrada para posibilitar actualizaciones de firmware. Ni que decir tiene que la memoria Flash es versatil debido a su optimo balance en tamaro, densidad de almacenamiento y velocidad, haciendola una solucion preferida de almacenamiento masivo no volatil para electronica de consumo.

La Figura 1 es un diagrama de bloques de un dispositivo de memoria Flash tipico. La memoria 10 Flash incluye circuiteria logica para controlar diversas funciones de los circuitos Flash, registros para almacenar direcciones y datos, circuitos de alta tension para generar las tensiones de programacion y borrado requeridas y circuitos de memoria de nucleo para acceder a la matriz de memoria Flash. Las funciones de los bloques de circuito mostradas de la memoria 10 Flash son conocidas en la tecnica. Los expertos en la materia entenderan que la memoria 10 Flash mostrada en la Figura 1 representa una posible configuracion de memoria Flash entre muchas posibles configuraciones.

Una operacion de lectura es un acceso relativamente directo de datos almacenados en una localizacion de memoria particular de la matriz de memoria, denominada una direccion. Antes de una operacion de escritura en un bloque 40 especifico de la matriz de memoria, debe borrarse en primer lugar el bloque especifico con la aplicacion de altas tensiones. Una operacion de escritura, denominada con mas precision una operacion de programacion, requiere la aplicacion cuidadosa de altas tensiones a una localizacion de memoria seleccionada, seguido de una operacion de verificacion de programacion para asegurar que se han programado los datos apropiadamente. Ademas, puesto que se usan altas tensiones, se debe diserar el chip Flash para que sea relativamente tolerante a programacion 45 involuntaria de celdas de memoria no seleccionadas.

La Figura 2 es un diagrama esquematico de circuito que muestra una cadena de celdas NAND en una matriz de celdas mostrada en la Figura 1. La Figura 2 es un diagrama esquematico de circuito de dos cadenas de celdas de memoria NAND. Cada cadena de celdas de memoria NAND incluye 32 celdas 50 de memoria de puerta flotante conectadas en serie, cada una conectada a lineas de palabra WL0 a WL31 respectivas, un transistor 52 de 50 seleccion de cadena conectado entre la linea de bits 54 y la primera celda 50 de memoria de puerta flotante y un transistor 56 de seleccion de tierra conectado entre una linea 58 de fuente comun (CSL) y la ultima celda 50 de memoria de puerta flotante. La puerta del transistor 52 de seleccion de cadena recibe una seral de seleccion de cadena SSL, mientras que la puerta del transistor 56 de seleccion de tierra recibe una seral de seleccion de tierra GSL. Las cadenas de celdas de memoria NAND de un bloque comparten lineas de palabra comunes, seleccion de cadena SSL y lineas de seral de seleccion de tierra GSL. La construccion y disposicion de la cadena de memoria NAND mostrada es bien conocida en la tecnica.

Como se ha mencionado anteriormente, se borran en primer lugar las cadenas de celdas de memoria NAND de la matriz de memoria, de acuerdo con tecnicas bien conocidas en la tecnica. Se puede borrar selectivamente cada bloque de cadenas de celdas de memoria NAND; por lo tanto se pueden borrar simultaneamente uno o mas bloques. Cuando se borran satisfactoriamente, todas las celdas 50 de memoria de puerta flotante borradas tendran una tension umbral negativa. En efecto, se establecen todas las celdas 50 de memoria borradas a un estado logico por defecto, tal como un quot;1quot; logico, por ejemplo. Las celdas 50 de memoria programadas tendran sus tensiones umbral cambiadas a una tension umbral positiva, representando por lo tanto el estado logico quot;0quot; opuesto.

La Figura 3 es un diagrama esquematico en seccion transversal de una celda de memoria Flash tipica. Una estructura de celdas de este tipo es bien conocida en la tecnica. En general, se conecta la puerta 60 de control a una linea de palabra, mientras que se aisla la puerta 62 flotante de todos los demas nodos mediante un aislante 61 de oxido. Los electrones (portadores de carga) se inyectan en o se expulsan de la puerta 62 flotante y el sustrato 68 que tiene una fuente 64 y un drenaje 66, a traves de oxido 63 de tunelizacion delgado entre la puerta 62 flotante y el sustrato 68.

La Figura 4 es un diagrama esquematico en seccion transversal de una celda ROM de nitruro que tiene trampas de carga. Una celda de este tipo es bien conocida en la tecnica. En una celda ROM de nitruro, se elimina la puerta flotante y se colocan los datos en una quot;camara de retencionquot; o quot;trampas de cargaquot; de la capa 72 no conductora, por ejemplo, de nitruro de silicio, entre la puerta 70 de control y el sustrato 78 que tiene una fuente 74 y un drenaje 76. Recientemente, se han usado tambien nanocristales de silicio como trampas de carga.

En general, se programa una celda aplicando una alta tension a su puerta mientras que se mantienen sus terminales de fuente y drenaje a tierra: el alto campo electrico produce que los electrones en el canal de la celda de memoria crucen el oxido de la puerta y se incrusten en la puerta flotante (conocido como Tunelizacion Fowler-Nordheim (F-N) ) , aumentando de esta manera la tension umbral efectivo de la celda de memoria.

Debido a la necesidad cada vez mayor de la reduccion de tamaro asi como el deseo de aumentar la densidad de almacenamiento de datos, se estan usando ampliamente las celdas FLASH multi-nivel. Como sugiere el nombre, las celdas multi-nivel tienen mas de dos estados logicos por celda. Una sola celda que almacena dos bits de informacion tiene cuatro estados logicos que corresponden a diferentes niveles de niveles de carga almacenados en las puertas flotantes (o trampas de carga) . En general, una celda multi-nivel capaz de almacenar N bits binarios de datos tendra 2N estados o niveles logicos.

Sin embargo, cada transistor de puerta flotante tiene un cierto intervalo de tension umbral total en el que practicamente puede funcionar. Se divide el intervalo total en el numero de estados definidos para la celda de memoria que incluye asignaciones para la clara distincion de un estado de otro. Las variaciones en los procesos de fabricacion y el envejecimiento del dispositivo pueden producir desplazamientos en las tensiones umbral. Estos desplazamientos pueden debilitar la fuerza de los estados de celda moviendo un estado cerca del siguiente estado. Tambien, a media que se comprimen mas niveles en un intervalo total fijo (por ejemplo, intervalo de... [Seguir leyendo]

1. Un dispositivo de memoria Flash NAND que comprende:

una matriz de memoria que tiene bloques de celdas (50) de memoria dispuestas como cadenas de celdas NAND donde cada bloque incluye una fila de cadenas de celdas NAND,

caracterizado porque:

cada uno de los bloques de celdas (50) de memoria es borrable mediante tunelizacion-FN para tener una tension umbral de borrado negativa y programable mediante tunelizacion-FN para tener una tension umbral de programacion negativa o una tension umbral de programacion positiva;

circuiteria (100) logica de control de filas para seleccionar un bloque de la matriz de memoria y conducir selectivamente una linea de palabra (WLn) conectada a un terminal de puerta de una celda (50) de memoria del bloque con una tension positiva durante la primera operacion de verificacion de programacion y lectura y una tension negativa durante la segunda operacion de verificacion de programacion y lectura.

2. El dispositivo de memoria Flash de la reivindicacion 1, que incluye adicionalmente un generador de tension positiva para proporcionar una tension positiva, y un generador de tension negativa para proporcionar una tension negativa.

3. El dispositivo de memoria Flash de la reivindicacion 1, en el que cada celda de memoria es programable para almacenar dos bits de datos que corresponden a la primera, segunda, tercera y cuarta tensiones umbral, en el que la primera tension umbral corresponde a la tension umbral de borrado negativa y la segunda tension umbral es una tension umbral negativa, y la tercera tension umbral y la cuarta tension umbral son tensiones umbral positivas.

4. El dispositivo de memoria Flash de la reivindicacion 1, en el que cada celda de memoria es programable para almacenar tres bits de datos que corresponden a la primera, segunda, tercera, cuarta, quinta, sexta, septima y octava tensiones umbral.

5. El dispositivo de memoria Flash de la reivindicacion 4, en el que:

la primera, segunda y tercera tensiones umbral son tensiones umbral negativas; o la primera, segunda, tercera, cuarta y quinta tensiones umbral son tensiones umbral negativas.

6. El dispositivo de memoria Flash de la reivindicacion 1, en el que la logica de control de filas comprende adicionalmente:

un decodificador de filas para recibir la tension positiva y la tension negativa, proporcionando el decodificador de filas una seral de filas que corresponde a la linea de palabra en respuesta a una direccion de fila, y

un controlador de linea de palabra para conducir la linea de palabra con la seral de fila en respuesta a una seral de habilitar.

7. El dispositivo de memoria Flash de la reivindicacion 6, en el que la logica de control de filas comprende adicionalmente:

un decodificador de bloques para proporcionar la seral de habilitar en respuesta a una direccion de bloque, teniendo la seral de habilitar una de tension positiva o tension negativa.

8. El dispositivo de memoria Flash de la reivindicacion 1, en el que la tension umbral de borrado negativa de las celdas (50) de memoria dispuestas como cadenas de celdas NAND se verifica mediante:

precargar (402) una linea de bits (54) acoplada a la cadena NAND a un primer nivel de tension;

aplicar (404) una tension negativa a todas las lineas de palabra (WL0-WLn) conectadas a las celdas (50) de memoria borradas de la cadena NAND para acoplar la linea de bits a un segundo nivel de tension; y

detectar (406) un cambio de nivel de tension en la linea de bits (54) si todas las celdas (50) de memoria borradas tienen la tension umbral de borrado negativa.

º. El dispositivo de memoria Flash de la reivindicacion 8, en el que la tension negativa es mayor que la tension umbral borrada y menor que una tension umbral programada negativa, y

la verificacion de la tension umbral de borrado negativa de las celdas de memoria incluye adicionalmente borrar las celdas de memoria si no se detecta cambio de nivel de tension en la linea de bits, opcionalmente, incluyendo adicionalmente repetir las etapas de precargar, aplicar y detectar despues de la etapa de borrar las celdas de memoria.

10. Un metodo para programar una celda (50) de memoria Flash de cadena de celdas NAND, caracterizado por que:

borrar (400) todas las celdas (50) de memoria flash de un bloque de celdas (50) de memoria flash para tener una primera tension umbral negativa;

cambiar (502, 508) la primera tension umbral negativa de la celda (50) de memoria Flash a una de una segunda tension umbral negativa y una tension umbral de programacion positiva mediante tunelizacion-FN.

11. El metodo de la reivindicacion 10, en el que la etapa de cambiar incluye: polarizar una linea de bits conectada a la celda de memoria Flash para un nivel de tension de programacion; y conducir una linea de palabra conectada a la celda de memoria Flash con un numero predeterminado de impulsos,

teniendo cada impulso un tamaro de paso predeterminado.

12. El metodo de la reivindicacion 10, en el que el metodo incluye adicionalmente verificar la segunda tension umbral y repetir la etapa de cambiar si la celda de memoria Flash no tiene la segunda tension umbral.

13. El metodo de la reivindicacion 10, en el que la cadena de celdas NAND incluye la celda de memoria Flash y una pluralidad de celdas de memoria Flash, y la etapa de conducir incluye adicionalmente conducir lineas de palabra conectadas a la pluralidad de celdas de memoria Flash con una tension de paso.

14. El metodo de la reivindicacion 12, en el que la etapa de verificar incluye precargar una linea de bits conectada a la cadena de celdas NAND a un primer nivel de tension, conducir una linea de palabra conectada a la celda de memoria Flash con una tension de referencia mayor que la

primera tension umbral y menor que la segunda tension umbral, y detectar un cambio de nivel de tension en la linea de bits.

15. El metodo de la reivindicacion 10, que comprende adicionalmente:

verificar la primera tension umbral negativa aplicando una tension negativa a todas las lineas de palabra de las celdas de memoria flash de la cadena de celdas NAND.