Circuito integrado con tensión de alimentación independiente para la memoria que es diferente de la tensión de alimentación del circuito lógico.

Un circuito integrado (10) que comprende:

al menos un circuito lógico (12) alimentado por una primera tensión de alimentación;

y

al menos un circuito de memoria (14) acoplado al circuito lógico (12) y alimentado por una segundatensión de alimentación, y en el que el circuito de memoria (14) está configurado para ser accedido enrespuesta al circuito lógico (12) incluso en un caso en que la primera tensión de alimentación seainferior a la segunda tensión de alimentación durante su utilización, y en el que el circuito de memoria(14) comprende circuitería de desplazamiento de nivel (20) configurada para señales de desplazamientode nivel entre un primer dominio de tensión correspondiente a la primera tensión de alimentación y unsegundo dominio de tensión correspondiente a la segunda tensión de alimentación para realizar unacceso desde el circuito lógico (12) al circuito de memoria (14),

en el que el circuito de memoria (14) comprende un circuito controlador de línea de palabra (22)alimentado por la segunda tensión de alimentación, en el que una primera celda de memoria (32A) deuna pluralidad de celdas de memoria en una matriz de memoria (24) en el circuito de memoria (14) estáacoplado para recibir una línea de palabra del circuito controlador de línea de palabra (22) para activarla primera celda de memoria (32A) para acceso, y en el que la circuitería de desplazamiento de nivel(20) comprende un primer circuito de desplazamiento de nivel (20a ó 20b) alimentado por la segundatensión de alimentación,

caracterizado por que

el primer circuito de desplazamiento de nivel (20a ó 20b) está acoplado para recibir una señal de relojde entrada (gclk) y una o más señales de habilitación (En) del circuito lógico (12) y en el que el primercircuito de desplazamiento de nivel (20a ó 20b) está configurado para desplazar en nivel la señal dereloj de entrada al segundo nivel de tensión desde el primer nivel de tensión en respuesta a las una omás señales de habilitación, y en el que el primer circuito de desplazamiento de nivel está acopladopara proporcionar una señal de reloj acondicionada desplazada en nivel (clke) al circuito controlador delínea de palabra (22), y en el que la señal de reloj acondicionada desplazada en nivel está acoplada auna puerta de un transistor Metal-Óxido-Semiconductor de tipo P (T14) en el circuito controlador de líneade palabra (22),

en el que el transistor Metal-Óxido-Semiconductor de tipo P (T14) lleva a cargo precarga en el circuitocontrolador de línea de palabra (22).

Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E11167484.

Solicitante: APPLE INC..

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 1 Infinite Loop, Cupertino, CA 95014 ESTADOS UNIDOS DE AMERICA.

Inventor/es: CAMPBELL,Brian,J, VON KAENEL,Vincent,R, SCOTT,Gregory,S, SANTHANAM,Sribalan, MURRAY,Daniel,C.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • G11C11/417 SECCION G — FISICA.G11 REGISTRO DE LA INFORMACION.G11C MEMORIAS ESTATICAS (registro de la información basado en un movimiento relativo entre el soporte de registro y el transductor G11B; dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/115; técnica del impulso en general H03K, p. ej. conmutadores electrónicos H03K 17/00). › G11C 11/00 Memorias digitales caracterizadas por la utilización de elementos de almacenamiento eléctricos o magnéticos particulares; Elementos de almacenamiento correspondientes (G11C 14/00 - G11C 21/00 tienen prioridad). › para celdas de memoria del tipo de efecto de campo.
  • G11C5/14 G11C […] › G11C 5/00 Detalles de memorias cubiertos por el grupo G11C 11/00. › Disposiciones para la alimentación (circuitos auxiliares para memorias que utilizan dispositivos semiconductores, G11C 11/4063, G11C 11/413, G11C 11/4193; en general G05F, H02J, H02M).
  • G11C8/08 G11C […] › G11C 8/00 Disposiciones para seleccionar una dirección en una memoria digital (circuitos auxiliares para memorias que utilizan dispositivos semiconductores G11C 11/4063, G11C 11/413, G11C 11/4193). › Circuitos de control de líneas de palabras, p.ej. circuitos de excitación, de potencia, de arrastre hacía arriba (pull-up), de empuje hacía abajo (pull-down), circuitos de precarga, circuitos de igualación, para líneas de palabras.

PDF original: ES-2401678_T3.pdf

 


Fragmento de la descripción:

Circuito integrado con tensión de alimentación independiente para la memoria que es diferente de la tensión de alimentación del circuito lógico.

ANTECEDENTES

Campo de la invención Esta invención se refiere al campo de los circuitos integrados que incluyen memorias integradas como la memoria de acceso aleatorio estática (SRAM) y, más concretamente, a la alimentación de tales circuitos integrados.

Descripción de la Técnica Anterior

Como el número de transistores incluidos en un único circuito integrado "chip" ha aumentado y como ha aumentado la frecuencia de operación de los circuitos integrados, la gestión de la energía consumida por un circuito integrado ha seguido aumentando en importancia. Si no se gestiona el consumo de energía, satisfacer los requerimientos térmicos del circuito integrado (p. ej., proporcionando los componentes necesarios para enfriar adecuadamente el circuito integrado durante su operación para mantenerse dentro de los límites térmicos del circuito integrado) puede ser demasiado costoso o incluso imposible. Además, en algunas aplicaciones como los dispositivos alimentados por baterías, la gestión del consumo de energía en un circuito integrado puede ser clave para proporcionar una vida útil de la batería aceptable.

El consumo de energía en un circuito integrado se relaciona con la tensión de alimentación proporcionada al circuito integrado. Por ejemplo, muchos circuitos lógicos digitales representan un uno binario y un cero binario como tensión de alimentación y la tensión de tierra, respectivamente (o viceversa) . Como la lógica digital se evalúa durante su funcionamiento, las señales con frecuencia efectúan una transición completamente de una tensión a otra. De esta manera, la energía consumida en un circuito integrado depende de la magnitud de la tensión de alimentación con respecto a la tensión de tierra. Reducir la tensión de alimentación generalmente lleva a un menor consumo de energía. Sin embargo, existen límites a la cantidad que puede reducirse la tensión de alimentación.

Un límite a la reducción de la tensión de alimentación que se experimenta en los circuitos integrados que integran memorias (como SRAM) está relacionado con la robustez de la memoria. A medida que la tensión de alimentación se reduce por debajo de una cierta tensión, disminuye la capacidad de escribir y leer la memoria de forma fiable. La menor fiabilidad puede tener varios orígenes. Las resistencias de algunos dispositivos en la memoria (p. ej., los transistores “pass gate” o de paso que acoplan líneas de bit a las celdas de memoria en una SRAM) pueden cambiar a medida que cae la tensión de alimentación. La resistencia cambiada puede afectar a la capacidad para sobreexcitar la celda de memoria para una escritura o para descargar la línea de bit para una lectura. Además, en algunos diseños, los transistores en la memoria son transistores de tensión umbral alta (VT alta) . Es decir, la tensión umbral a la que los transistores se activan (o "encienden"... es decir conducen activamente la corriente) es mayor que otros transistores en el circuito integrado. La tensión umbral de tales transistores no escala bien con la tensión de alimentación. Por consiguiente, el "punto de disparo" (el punto en el que se produce una escritura a una celda de memoria) como porcentaje de la tensión de alimentación empeora a medida que se reduce la tensión de alimentación. Como ejemplo, en un proceso actual de fabricación de circuitos integrados, una tensión de alimentación por debajo de aproximadamente 0, 9 voltios resulta en la disminución de la capacidad para escribir la memoria de forma fiable. De manera similar, disminuye la capacidad de leer de forma rápida y/o fiable la memoria. Por consiguiente, la tensión de alimentación a la que la robustez de la memoria comienza a verse afectada ha servido como base para reducir la tensión de alimentación a un circuito integrado que incluye memoria.

La publicación de la solicitud de patente estadounidense US 2005/0002224 A1 de Kawata et al. describe un circuito integrado semiconductor que comprende una matriz de memoria y un circuito decodificador correspondiente. Con el objetivo de mantener un margen de operación y un consumo bajo de potencia mediante un aumento de la velocidad y alta integración US 2005/0002224 A1 propone hacer funcionar una matriz de memoria a un primer nivel de tensión y el decodificador de memoria a un segundo nivel de tensión menor. Se aplica un desplazamiento de nivel desde el menor al mayor entre el decodificador y la matriz de memoria con respecto a una señal de selección de línea de palabra generada por el decodificador en el nivel de tensión menor. La señal de selección de línea de palabra se aplica entonces a línea de palabra de la matriz de memoria.

US 2005/0002224 describe un circuito integrado que comprende unos circuitos lógicos alimentados con una tensión baja y una matriz de celdas de memoria estática alimentada continuamente con una tensión alta en el que se lleva a cabo la selección de columna y línea de palabra en el dominio de alta tensión.

RESUMEN

La invención se define mediante un circuito integrado como en la reivindicación 1 y un procedimiento para hacer funcionar un circuito de memoria como en la reivindicación 11.

En una realización, un circuito integrado comprende al menos un circuito lógico alimentado por una primera tensión de alimentación y al menos un circuito de memoria acoplado al circuito lógico y alimentado por una segunda tensión de alimentación. El circuito de memoria está configurado para ser leído y escribir en él en respuesta a un circuito lógico incluso si la primera tensión de alimentación en meno que la segunda tensión de alimentación durante su utilización.

En otra realización, un procedimiento comprende un circuito lógico que lee de una celda de memoria, el circuito lógico alimentado por una primera tensión de alimentación-, y la celda de memoria correspondiente a la lectura utilizando señales que están referenciadas a la primera tensión de alimentación, en donde la celda de memoria está alimentada por una segunda tensión de alimentación que es mayor que la primera tensión de alimentación durante su utilización.

BREVE DESCRIPCIÓN DE LOS DIBUJOS

La siguiente descripción detallada hace referencia a los dibujos adjuntos, que se describen brevemente a continuación.

La Figura 1 es un diagrama de bloques de una forma de realización de un circuito integrado.

La Figura 2 es un diagrama de bloques de una forma de realización de un circuito de memoria mostrado en la Figura

1.

La Figura 3 es un diagrama de circuito de una forma de realización de una matriz de memoria mostrada en la Figura

2.

La Figura 4 es un diagrama de circuito de una forma de realización de un cambiador de nivel mostrado en la Figura

2.

La Figura 5 es un diagrama de circuito de otra forma de realización de un cambiador de nivel mostrado en la Figura

2.

La Figura 6 es un diagrama de circuito de una forma de realización de un controlador de línea de palabra mostrado en la Figura 2.

La Figura 7 es un diagrama de flujo que ilustra una forma de realización de un procedimiento.

Aunque la invención es susceptible a diversas modificaciones y formas alternativas, se muestran formas de realización específicas de la misma a modo de ejemplo en los dibujos y se describirán en detalle en este documento. Sin embargo, debe entenderse que los dibujos y la descripción detallada de los mismos no pretenden limitar la invención a la forma particular descrita, sino por el contrario, la intención es cubrir todas las modificaciones, equivalentes y alternativas que se encuentran dentro del alcance de la presente invención tal como se definen en las reivindicaciones adjuntas.

DESCRIPCION DETALLADA DE LAS FORMAS DE REALIZACIÓN

Volviendo a la Figura 1, se muestra un diagrama de bloques de una forma de realización de un circuito integrado 10. En la forma de realización ilustrada, el circuito integrado incluye una pluralidad de circuitos lógicos 12 y una pluralidad de circuitos de memoria 14. Los circuitos lógicos 12 se acoplan a los circuitos de memoria 14. Los circuitos lógicos 12 son alimentados por una primera tensión de alimentación proporcionada al circuito integrado 10 (indicada como VL en la Figura 1) . Los circuitos de memoria 14 son alimentados por una segunda tensión de alimentación proporcionada al circuito integrado 10 (indicada como VM en la Figura 1) . En la forma de realización ilustrada, los circuitos de memoria 14 también son alimentados por la tensión de alimentación VL, como se explicará... [Seguir leyendo]

 


Reivindicaciones:

1. Un circuito integrado (10) que comprende:

al menos un circuito lógico (12) alimentado por una primera tensión de alimentación; y

al menos un circuito de memoria (14) acoplado al circuito lógico (12) y alimentado por una segunda tensión de alimentación, y en el que el circuito de memoria (14) está configurado para ser accedido en respuesta al circuito lógico (12) incluso en un caso en que la primera tensión de alimentación sea inferior a la segunda tensión de alimentación durante su utilización, y en el que el circuito de memoria

(14) comprende circuitería de desplazamiento de nivel (20) configurada para señales de desplazamiento de nivel entre un primer dominio de tensión correspondiente a la primera tensión de alimentación y un segundo dominio de tensión correspondiente a la segunda tensión de alimentación para realizar un acceso desde el circuito lógico (12) al circuito de memoria (14) ,

en el que el circuito de memoria (14) comprende un circuito controlador de línea de palabra (22) alimentado por la segunda tensión de alimentación, en el que una primera celda de memoria (32A) de una pluralidad de celdas de memoria en una matriz de memoria (24) en el circuito de memoria (14) está acoplado para recibir una línea de palabra del circuito controlador de línea de palabra (22) para activar la primera celda de memoria (32A) para acceso, y en el que la circuitería de desplazamiento de nivel

(20) comprende un primer circuito de desplazamiento de nivel (20a ó 20b) alimentado por la segunda tensión de alimentación,

caracterizado por que el primer circuito de desplazamiento de nivel (20a ó 20b) está acoplado para recibir una señal de reloj de entrada (gclk) y una o más señales de habilitación (En) del circuito lógico (12) y en el que el primer circuito de desplazamiento de nivel (20a ó 20b) está configurado para desplazar en nivel la señal de reloj de entrada al segundo nivel de tensión desde el primer nivel de tensión en respuesta a las una o más señales de habilitación, y en el que el primer circuito de desplazamiento de nivel está acoplado para proporcionar una señal de reloj acondicionada desplazada en nivel (clke) al circuito controlador de línea de palabra (22) , y en el que la señal de reloj acondicionada desplazada en nivel está acoplada auna puerta de un transistor Metal-Óxido-Semiconductor de tipo P (T14) en el circuito controlador de línea de palabra (22) ,

en el que el transistor Metal-Óxido-Semiconductor de tipo P (T14) lleva a cargo precarga en el circuito controlador de línea de palabra (22) .

2. El circuito integrado según la reivindicación 1, en el que el circuito de memoria (14) está alimentado por la primera tensión de alimentación además de la segunda tensión de alimentación.

3. El circuito integrado según la reivindicación 1, en el que el circuito de desplazamiento de nivel comprende un primer circuito controlador de línea de palabra (22) comprende un circuito lógico dinámico, y en el que la señal de reloj acondicionada desplazada en nivel acciona la precarga de circuito lógico dinámico.

4. El circuito integrado según la reivindicación 3, en el que el circuito controlador de línea de palabra (22) está además acoplado para recibir una o más señales de entrada adicionales que no están desplazadas en nivel.

5. El circuito integrado según la reivindicación 4, en el que el circuito de memoria (14) comprende además un receptor de reloj (26) acoplado para recibir la señal de reloj de entrada y las una o más señales de habilitación, y en el que el receptor de señal (26) está alimentado por la primera tensión de alimentación, y en el que las señales de entrada adicionales comprende una señal de reloj acondicionada no desplazada en nivel generada por el receptor de reloj (26) .

6. El circuito integrado según la reivindicación 5, en el que circuito controlador de línea de palabra (22) comprende transistor Metal-Óxido-Semiconductor de tipo N (T17) que tiene un terminal de puerta acoplado para recibir la señal de reloj acondicionada no desplazada en nivel.

7. El circuito integrado según la reivindicación 1, en el que la primera celda de memoria (32A) está acoplada a un par de líneas de bits, y en el que el circuito de memoria (14) comprende un circuito controlador de línea de bit (30) acoplado al par de líneas de bit y configurado para configurar el par de líneas de bit para escribir la primera celda de memoria (32A) , y en el que el circuito controlador de línea de bit (30) está alimentado con la primera tensión de alimentación.

8. El circuito integrado según la reivindicación 1, en el que la primera celda de memoria (32A) está acoplada a un par de líneas de bits, y en el que el circuito de memoria (14) comprende un circuito amplificador de medición (38) acoplado al par de líneas de bit y configurado para medir un valor de la primera celda de memoria (32A) para entregar en respuesta a una lectura, y en el que el circuito amplificador de medición

(38) está alimentado con la primera tensión de alimentación.

9. El circuito integrado según la reivindicación 1, en el que la primera celda de memoria (32A) está acoplada a un par de líneas de bits, y en el que el circuito de memoria (14) comprende además un circuito de precarga de línea de bit (34) configurado para precargar el par de líneas de bit para preparar la lectura, y en el que el circuito de precarga de línea de bit (34) está alimentado por la primera tensión de alimentación.

10. El circuito integrado según la reivindicación 1, en el que la primera celda de memoria (32A) está acoplada a un par de líneas de bits, y en el que el circuito de memoria (14) comprende adicionalmente un circuito de retención de línea de bits (36) configurado para mantener la precarga en el par de líneas de bit durante períodos de inactividad, y en el que circuito de retención de línea de bits (36) está alimentado por la primera tensión de alimentación.

11. Un método para hacer funcionar un circuito de memoria (14) y un circuito lógico (12) dentro de un circuito integrado a diferentes tensiones de alimentación, comprendiendo el método:

proporcionar al circuito lógico (12) una primera tensión de alimentación;

proporcionar al circuito de memoria (14) una segunda tensión de alimentación, en donde la primera tensión de alimentación es menor que la segunda tensión de alimentación;

acceder al circuito de memoria (14) mediante el circuito lógico (12) , en acceder comprende desplazar en nivel señales entre un primer dominio de tensión correspondiente a la primera tensión de alimentación y un segundo dominio de tensión correspondiente a la segunda tensión de alimentación, en donde el circuito de memoria (14) comprende un circuito controlador de línea de palabra (22) alimentado por una segunda tensión de alimentación, en donde una primera celda de memoria (32A) de una pluralidad de celdas de memoria en una matriz de memoria (24) en el circuito de memoria (14) está acoplado para recibir una línea de palabra de un circuito controlador de línea de palabra (22) para activar la celda de memoria (32A) para acceso, y en donde la circuitería de desplazamiento de nivel (20) comprende un primer circuito de desplazamiento de nivel (20a ó 20b) alimentado por la segunda tensión de alimentación

caracterizado por que el primer circuito de desplazamiento de nivel (20a ó 20b) está acoplado para recibir una señal de reloj de entrada (gclk) y una o más señales de habilitación (En) del circuito lógico (12) y en el que el primer circuito de desplazamiento de nivel (20a ó 20b) está configurado para desplazar en nivel la señal de reloj de entrada al segundo nivel de tensión desde el primer nivel de tensión en respuesta a las una o más señales de habilitación, y

en el que el primer circuito de desplazamiento de nivel (20a ó 20b) proporciona una señal de reloj acondicionada desplazada en nivel (clke) al circuito controlador de línea de palabra (22) , y en el que la señal de reloj acondicionada desplazada en nivel está acoplada a una puerta de un transistor MetalÓxido-Semiconductor de tipo P (T14) en el circuito controlador de línea de palabra (22) , en el que eltransistor Metal-Óxido-Semiconductor de tipo P (T14) lleva a cargo precarga en el circuito controlador de línea de palabra (22) .

12. El método según la reivindicación 11, en el que la acceder comprende además no desplazar en nivel una segunda señal de control para el circuito de memoria (14) .

13. El método según la reivindicación 11, que comprende además proporcionar a una parte del circuito de memoria (14) la primera tensión de alimentación.

14. El método según la reivindicación 13, en el que la parte incluye circuitería acoplada a una pluralidad de líneas de bit en el circuito de memoria (14) para leer datos del circuito de memoria.


 

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