CIRCUITO INTEGRADO CON TENSIÓN DE ALIMENTACIÓN INDEPENDIENTE PARA LA MEMORIA QUE ES DIFERENTE DE LA TENSIÓN DE ALIMENTACIÓN DEL CIRCUITO LÓGICO.

Circuito integrado con tensión de alimentación independiente para la memoria que es diferente de la tensión de alimentación del circuito lógico. ANTECEDENTES Campo de la invención Esta invención se refiere al campo de los circuitos integrados que incluyen memorias integradas como la memoria de acceso aleatorio estática (SRAM) y, más concretamente, a la alimentación de tales circuitos integrados. Descripción de la Técnica Anterior Como el número de transistores incluidos en un único circuito integrado "chip" ha aumentado y como ha aumentado la frecuencia de operación de los circuitos integrados, la gestión de la energía consumida por un circuito integrado ha seguido aumentando en importancia. Si no se gestiona el consumo de energía, satisfacer los requerimientos térmicos del circuito integrado (p. ej., proporcionando los componentes necesarios para enfriar adecuadamente el circuito integrado durante su operación para mantenerse dentro de los límites térmicos del circuito integrado) puede ser demasiado costoso o incluso imposible. Además, en algunas aplicaciones como los dispositivos alimentados por baterías, la gestión del consumo de energía en un circuito integrado puede ser clave para proporcionar una vida útil de la batería aceptable. El consumo de energía en un circuito integrado se relaciona con la tensión de alimentación proporcionada al circuito integrado. Por ejemplo, muchos circuitos lógicos digitales representan un uno binario y un cero binario como tensión de alimentación y la tensión de tierra, respectivamente (o viceversa). Como la lógica digital se evalúa durante su funcionamiento, las señales con frecuencia efectúan una transición completamente de una tensión a otra. De esta manera, la energía consumida en un circuito integrado depende de la magnitud de la tensión de alimentación con respecto a la tensión de tierra. Reducir la tensión de alimentación generalmente lleva a un menor consumo de energía. Sin embargo, existen límites a la cantidad que puede reducirse la tensión de alimentación. Un límite a la reducción de la tensión de alimentación que se experimenta en los circuitos integrados que integran memorias (como SRAM) está relacionado con la robustez de la memoria. A medida que la tensión de alimentación se reduce por debajo de una cierta tensión, disminuye la capacidad de escribir y leer la memoria de forma fiable. La menor fiabilidad puede tener varios orígenes. Las resistencias de algunos dispositivos en la memoria (p. ej., los transistores pass gate o de paso que acoplan líneas de bit a las celdas de memoria en una SRAM) pueden cambiar a medida que cae la tensión de alimentación. La resistencia cambiada puede afectar a la capacidad para sobreexcitar la celda de memoria para una escritura o para descargar la línea de bit para una lectura. Además, en algunos diseños, los transistores en la memoria son transistores de tensión umbral alta (VT alta). Es decir, la tensión umbral a la que los transistores se activan (o "encienden"... es decir conducen activamente la corriente) es mayor que otros transistores en el circuito integrado. La tensión umbral de tales transistores no escala bien con la tensión de alimentación. Por consiguiente, el "punto de disparo" (el punto en el que se produce una escritura a una celda de memoria) como porcentaje de la tensión de alimentación empeora a medida que se reduce la tensión de alimentación. Como ejemplo, en un proceso actual de fabricación de circuitos integrados, una tensión de alimentación por debajo de aproximadamente 0,9 voltios resulta en la disminución de la capacidad para escribir la memoria de forma fiable. De manera similar, disminuye la capacidad de leer de forma rápida y/o fiable la memoria. Por consiguiente, la tensión de alimentación a la que la robustez de la memoria comienza a verse afectada ha servido como base para reducir la tensión de alimentación a un circuito integrado que incluye memoria. US 2001/008491 describe un circuito integrado en el que se monta una DRAM junto con una parte lógica, que no requiere la señal de control del cambiador de nivel. El circuito integrado incluye un cambiador de nivel y un circuito de interfaz. El cambiador de nivel 3 convierte el nivel de tensión de funcionamiento de la señal de control DRAM y la salida de datos de entrada desde la parte lógica que opera con una fuente de alimentación de baja tensión, y envía la señal de control DRAM a una DRAM. El circuito de interfaz controla la salida de datos de entrada desde el cambiador de nivel y la salida de datos de salida desde la DRAM mediante una señal de control de interfaz suministrada desde la DRAM, envía los datos de entrada a la memoria DRAM y envía los datos de salida al terminal de salida de datos externos y a la parte lógica. US 2005/0002224 describe un circuito integrado que comprende unos circuitos lógicos alimentados con una tensión baja y una matriz de celdas de memoria estática alimentada continuamente con una tensión alta en el que se lleva a cabo la selección de columna y línea de palabra en el dominio de alta tensión. RESUMEN En las reivindicaciones se definen un circuito integrado y un procedimiento que conforman los aspectos de la invención. 2   BREVE DESCRIPCIÓN DE LOS DIBUJOS La siguiente descripción detallada hace referencia a los dibujos adjuntos, que se describen brevemente a continuación. La Fig. 1 es un diagrama de bloques de una forma de realización de un circuito integrado. La Fig. 2 es un diagrama de bloques de una forma de realización de un circuito de memoria mostrado en la Fig. 1. La Fig. 3 es un diagrama de circuito de una forma de realización de una matriz de memoria mostrada en la Fig. 2. La Fig. 4 es un diagrama de circuito de una forma de realización de un cambiador de nivel mostrado en la Fig. 2. La Fig. 5 es un diagrama de circuito de otra forma de realización de un cambiador de nivel mostrado en la Fig. 2. La Fig. 6 es un diagrama de circuito de una forma de realización de un controlador de línea de palabra mostrado en la Fig. 2. La Fig. 7 es un diagrama de flujo que ilustra una forma de realización de un procedimiento. Aunque la invención es susceptible a diversas modificaciones y formas alternativas, se muestran formas de realización específicas de la misma a modo de ejemplo en los dibujos y se describirán en detalle en este documento. Sin embargo, debe entenderse que los dibujos y la descripción detallada de los mismos no pretenden limitar la invención a la forma particular descrita, sino por el contrario, la intención es cubrir todas las modificaciones, equivalentes y alternativas que se encuentran dentro del alcance de la presente invención tal como se definen en las reivindicaciones adjuntas. DESCRIPCION DETALLADA DE LAS FORMAS DE REALIZACIÓN Volviendo a la Fig. 1, se muestra un diagrama de bloques de una forma de realización de un circuito integrado 10. En la forma de realización ilustrada, el circuito integrado incluye una pluralidad de circuitos lógicos 12 y una pluralidad de circuitos de memoria 14. Los circuitos lógicos 12 se acoplan a los circuitos de memoria 14. Los circuitos lógicos 12 son alimentados por una primera tensión de alimentación proporcionada al circuito integrado 10 (indicada como VL en la Fig. 1). Los circuitos de memoria 14 son alimentados por una segunda tensión de alimentación proporcionada al circuito integrado 10 (indicada como VM en la Fig. 1). En la forma de realización ilustrada, los circuitos de memoria 14 también son alimentados por la tensión de alimentación VL, como se explicará más detalladamente para determinadas formas de realización más adelante. El circuito integrado 10 puede comprender generalmente los circuitos lógicos 12 y los circuitos de memoria 14 integrados en un único sustrato semiconductor (o chip). Los circuitos lógicos 12 pueden implementar generalmente la operación para la que se diseña el circuito integrado. Los circuitos lógicos 12 pueden generar diversos valores durante la operación, que los circuitos lógicos 12 pueden almacenar en los circuitos de memoria 14. Además, los circuitos lógicos 12 pueden leer diversos valores de los circuitos de memoria 14 sobre los que operar. Por ejemplo, en diversas formas de realización, los circuitos de memoria 14 pueden incluir memoria utilizada para cachés, archivos de registro, estructuras de datos específicas de circuito integrado, etc. Los circuitos de memoria 14 pueden implementar cualquier tipo de memoria de lectura/de escritura. En el ejemplo que se presenta más adelante, se utilizará una memoria SRAM. Hay que reseñar que, aunque la forma de realización ilustrada incluye una pluralidad de circuitos lógicos 12 y una pluralidad de circuitos de memoria 14, diversas formas de realización pueden incluir por lo menos un circuito lógico 12 y por lo menos un circuito de memoria 14.... [Seguir leyendo]

por lo menos un circuito lógico (12) alimentado por una primera tensión de alimentación (VL) recibida en una primera entrada al circuito integrado; y por lo menos un circuito de memoria (14) acoplado al circuito lógico y alimentado por una segunda tensión de alimentación (VM) recibida en una segunda entrada en el circuito integrado, y en el que el circuito de memoria se configura para ser leído y escrito en respuesta al circuito lógico incluso si la primera tensión de alimentación es menor que la segunda tensión de alimentación y en el que el circuito de memoria comprende por lo menos una matriz de memoria (24), en el que la matriz de memoria comprende una pluralidad de celdas de memoria (32) que son alimentadas continuamente por la segunda tensión de alimentación durante el uso, el circuito de memoria comprende un circuito de control de línea de palabra (22) alimentado por la segunda tensión de alimentación, una primera celda de memoria (32A) de la pluralidad de celdas de memoria (32A-32N) se acopla a una línea de palabra, recibiendo la línea de palabra la segunda tensión desde el circuito de control de línea de palabra (22) para activar la primera celda de memoria para el acceso, la primera celda de memoria se acopla a un par de líneas de bit, el circuito de memoria comprende adicionalmente un circuito de precarga de línea de bit (34) configurado para precargar el par de líneas de bit para prepararse para la lectura, y caracterizado porque el circuito de precarga de línea de bit es alimentado por la primera tensión de alimentación para precargar las líneas de bit a la primera tensión de alimentación. 2. El circuito integrado según la reivindicación 1 en el que el circuito de memoria es alimentado por la primera tensión de alimentación además de la segunda tensión de alimentación. 3. El circuito integrado según la reivindicación 1 ó la reivindicación 2 en el que el circuito de memoria comprende adicionalmente un circuito cambiador de nivel (20) alimentado con la segunda tensión de alimentación, en el que el circuito cambiador de nivel se acopla para recibir una señal de entrada del circuito lógico y para cambiar el nivel de la señal de entrada a la segunda tensión de alimentación desde la primera tensión de alimentación, y en el que el circuito cambiador de nivel se acopla para proporcionar la señal cambiada de nivel al circuito de control de línea de palabra 4. El circuito integrado según la reivindicación 3 en el que la señal de entrada comprende una señal de reloj, y en el que el circuito de control de línea de palabra comprende un circuito lógico dinámico, y en el que la señal de reloj dispara una precarga del circuito lógico dinámico. 5. El circuito integrado según la reivindicación 4 en el que el circuito de control de línea de palabra se acopla adicionalmente para recibir una o más señales de entrada adicionales que no son cambiadas de nivel. 6. El circuito integrado según cualquiera de las reivindicaciones 3 a 5 en el que el circuito cambiador de nivel comprende un inversor de salida que comprende una conexión en serie de dos transistores de metal óxido semiconductor de tipo n (NMOS), en el que una puerta de un primer transistor NMOS se acopla para recibir la señal cambiada de nivel, y en el que una puerta de un segundo transistor NMOS se acopla a la primera tensión de alimentación. 7. El circuito integrado según la reivindicación 6 en el que el inversor de salida comprende adicionalmente una conexión en serie de dos transistores de metal óxido semiconductor de tipo p (PMOS), en el que una puerta de un primer transistor PMOS se acopla para recibir la señal cambiada de nivel, y en el que una puerta de un segundo transistor PMOS se acopla a la primera tensión de alimentación, y en la que una fuente del segundo transistor PMOS se acopla a la segunda tensión de alimentación. 8. El circuito integrado según cualquiera de las reivindicaciones anteriores en el que el circuito de memoria comprende un circuito de control de línea de bit acoplado al par de líneas de bit y configurado para controlar el par de líneas de bit para escribir en la primera celda de memoria, y en el que el circuito de control de línea de bit es alimentado con la primera tensión de alimentación. 9. El circuito integrado según cualquiera de las reivindicaciones 3 a 8, y en el que el circuito de memoria comprende un circuito amplificador de detección acoplado al par de líneas de bit y configurado para detectar un valor de la primera celda de memoria para la salida en respuesta a una lectura, y en el que el circuito amplificador de detección es alimentado con la primera tensión de alimentación. 10. El circuito integrado según cualquiera de las reivindicaciones anteriores en el que el circuito de memoria comprende adicionalmente un circuito de mantenimiento de línea de bit configurado para mantener la precarga en el par de líneas de bit durante los períodos de inactividad, y en el que el circuito de mantenimiento de línea de bit es alimentado por la primera tensión de alimentación.   11. Un procedimiento que comprende, en un circuito integrado (10): la lectura por un circuito lógico (12) de una celda de memoria (32A), siendo alimentado el circuito lógico por una primera tensión de alimentación (VL) recibida en una primera entrada en el circuito integrado; y la respuesta por la celda de memoria a la lectura que utiliza señales que son referenciadas a la primera tensión de alimentación, en el que la celda de memoria es alimentada con una segunda tensión de alimentación (VM) que es mayor que la primera tensión de alimentación durante el uso, y en el que la segunda tensión de alimentación es recibida en una segunda entrada en el circuito integrado, y en el que el circuito de memoria comprende por lo menos una matriz de memoria (24), en el que la matriz de memoria comprende una pluralidad de celdas de memoria (32A-32N) que son alimentadas continuamente por la segunda tensión de alimentación durante el uso, el circuito de memoria comprende un circuito de control de línea de palabra (22) alimentado por la segunda tensión de alimentación, la celda de memoria (32) se acopla a una línea de palabra, recibiendo la línea de palabra la segunda tensión del circuito de control de línea de palabra (22) para activar la celda de memoria para el acceso, la primera celda de memoria se acopla a un par de líneas de bit, el circuito de memoria comprende adicionalmente un circuito de precarga de línea de bit (34) configurado para precargar el par de líneas de bit para prepararse para la lectura, y, caracterizado porque el circuito de precarga de línea de bit es alimentado por la primera tensión de alimentación para precargar las líneas de bit a la primera tensión de alimentación. 12. El procedimiento según la reivindicación 11 que comprende adicionalmente: la escritura por el circuito lógico de la celda de memoria que utiliza las señales que son referenciadas a la primera tensión de alimentación; y el almacenamiento por la celda de memoria de los datos de escritura del circuito lógico. 11   12   13   14