Esquema de doble alimentación en el circuito de memoria.
Un dispositivo de memoria de semiconductor de doble voltaje que comprende:
una pluralidad de controladores de escritura (105a-c) que reciben señales de entrada de datos de bajo voltaje y, en respuesta, que escriben valores de datos de nivel de bajo voltaje en un núcleo de memoria; un cambiador de nivel configurado para cambiar un nivel de una señal de dirección de un nivel de bajo voltaje a un nivel de voltaje más alto (313a-313c); un descodificador configurado para descodificar la señal de dirección de nivel cambiado (102) para proporcionar una señal de línea de palabras de nivel cambiado de voltaje más alto que activa las células de memoria seleccionadas;
caracterizado por que un cambiador de nivel de señal de reloj configurado para transformar una señal de reloj de nivel de bajo voltaje en una señal de reloj de nivel de voltaje más alto; un circuito de seguimiento de sincronización (312) operativo para retardar una señal de línea de palabras de alto voltaje de acuerdo con un retardo asociado con la pluralidad de controladores de escritura (105a-c) que escriben datos en el núcleo de memoria;
el circuito de seguimiento de sincronización (312) que proporciona un retardo apropiado de la señal de reloj de nivel superior para compensar el retardo en los controladores de escritura (105a-c) que escriben los valores de datos en las células de memoria seleccionadas;
la señal de reloj de nivel de voltaje superior retardada que se aplica al descodificador; y
una pluralidad de células de memoria (111) que responden a la señal de línea de palabras de alto voltaje retardada y a los controladores de escritura.
Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/US2009/053870.
Solicitante: QUALCOMM INCORPORATED.
Nacionalidad solicitante: Estados Unidos de América.
Dirección: Attn: International IP Administration, 5775 Morehouse Drive San Diego, CA 92121 ESTADOS UNIDOS DE AMERICA.
Inventor/es: YOON,Sei Seung, PARK,DONGKYU.
Fecha de Publicación: .
Clasificación Internacional de Patentes:
- G11C11/417 FISICA. › G11 REGISTRO DE LA INFORMACION. › G11C MEMORIAS ESTATICAS (dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/11597). › G11C 11/00 Memorias digitales caracterizadas por la utilización de elementos de almacenamiento eléctricos o magnéticos particulares; Elementos de almacenamiento correspondientes (G11C 14/00 - G11C 21/00 tienen prioridad). › para celdas de memoria del tipo de efecto de campo.
- G11C5/14 G11C […] › G11C 5/00 Detalles de memorias cubiertos por el grupo G11C 11/00. › Disposiciones para la alimentación.
- G11C8/08 G11C […] › G11C 8/00 Disposiciones para seleccionar una dirección en una memoria digital (circuitos auxiliares para memorias que utilizan dispositivos semiconductores G11C 11/4063, G11C 11/413, G11C 11/4193). › Circuitos de control de líneas de palabras, p. ej. circuitos de excitación, de potencia, de arrastre hacía arriba (pull-up), de empuje hacía abajo (pull-down), circuitos de precarga, circuitos de igualación, para líneas de palabras.
PDF original: ES-2702456_T3.pdf
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