(22/07/2020) Circuito integrado que comprende N patrones adyacentes, todos idénticos, que corresponden a N circuitos parciales adyacentes idénticos (C1, C2, C3) de rango i = 1 a i = N en el orden de sucesión geográfica de los circuitos parciales, comprendiendo cada circuito parcial una entrada de señal de reloj ascendente (EHAmi), una salida de señal de reloj descendente (SHAv) y una línea conductora principal (LP) que se extiende entre la entrada de señal de reloj ascendente (EHAmi) y la salida de señal de reloj descendente (SHAv) e introduce un retardo de propagación de duración T, estando la salida de la señal de reloj descendente (SHAv) de cada circuito parcial, excepto el de rango N, conectada directamente a la entrada de la señal…

(22/04/2020) Un procesador central , que comprende: una interfaz de capa física, PHY, configurada para acoplarse a una pluralidad de carriles de datos de un bus de memoria; un registro de lectura ; y un controlador de memoria acoplado a la interfaz PHY, el controlador de memoria que comprende un circuito lógico de comprobación de patrón de datos , donde el controlador de memoria está configurado para: usar el circuito lógico de comprobación de patrón de datos para determinar si existen patrones de datos repetibles en datos que se escribirán en un elemento de memoria a través del bus de memoria; y consolidar los datos en menos carriles y enviar los datos solamente a través de determinados carriles de la pluralidad de carriles de datos del bus de memoria usando un comando de escritura modificado por un comando…

(12/06/2019) Un método para procesar datos, que comprende: después de recibir datos introducidos por un bus de datos, de acuerdo con una indicación de destino de los datos y una indicación de campo de bit válido de los datos, escribir los datos introducidos por el bus de datos en una memoria caché compartida de lado de enlace ascendente; interrogar la memoria caché compartida de lado de enlace ascendente de acuerdo con un orden de intervalo de tiempo fijo, leer datos en la memoria caché compartida de lado de enlace ascendente y emitir los datos a respectivos canales correspondientes; en donde la memoria caché compartida de lado de enlace ascendente consta de N piezas de memoria de acceso aleatorio (RAM) con un ancho de bits especificado, y cada pieza de RAM se divide lógicamente en Y segmentos de RAM; los segmentos de RAM en la misma columna…

(05/06/2019) Un procedimiento, mediante un módulo de memoria y un controlador , de actualización de una pluralidad de bancos de memoria , que comprende: aceptar un comando de sincronización desde el controlador ; configurar un contador de actualización de banco del módulo de memoria en una dirección de banco predeterminada en respuesta al comando de sincronización ; al recibir un comando de actualización automática desde el controlador dirigido a un banco de memoria predeterminado, actualizar el banco de memoria direccionado mientras que la pluralidad de bancos de memoria distintos de los bancos de memoria direccionados permanecen listos para realizar la operación de acceso a la memoria…

(19/02/2019) Un dispositivo, que comprende: una memoria de múltiples bancos con al menos bancos de memoria primero y segundo ; al menos controladores locales primero y segundo adaptados para controlar operaciones de lectura y escritura en los al menos bancos de memoria primero y segundo; un controlador global en comunicación con los al menos controladores locales primero y segundo; en el que el controlador global está configurado para recibir una primera instrucción que comprende una primera dirección de memoria y una primera operación a realizar en la primera dirección de memoria y una segunda instrucción que comprende una segunda dirección de memoria y una segunda operación a realizar en la segunda dirección de memoria, y el controlador global está…

(09/01/2019) Un controlador de memoria , que comprende: un controlador configurado para acceder al menos a una ubicación de memoria correspondiente a al menos una página de memoria contenida en cada uno de una pluralidad de bancos de memoria de acuerdo con una configuración de acceso a memoria proporcionada para cada uno de la pluralidad de bancos de memoria; en donde la configuración de acceso a memoria permite que cada uno de una pluralidad de bancos de memoria cierre o deje abierta la al menos una página de memoria y en donde la configuración de acceso a memoria para cada uno de la pluralidad de bancos de memoria se configura como una configuración estática almacenada en uno o más registros internos; el controlador está configurado…

(21/09/2018) Una estructura de memoria, que comprende: un controlador de memoria configurado para recibir una señal de reloj y para ser acoplado a una pluralidad de módulos de memoria a través de buses de datos independientes; en el que el controlador de memoria está configurado para ser acoplado a cada módulo de memoria de la pluralidad de módulos de memoria a través de un bus de dirección y control común ; en el que el controlador de memoria está configurado para enviar una señal de selección de chip independiente a cada módulo de memoria de la pluralidad de módulos de memoria para intercambiar funcionamientos entre la pluralidad de módulos de memoria, en el que la activación de una selección de chip permite…

(03/01/2018) Un circuito para compartir memoria para compartir una memoria de un controlador para un sistema de energía eléctrica, el circuito para compartir la memoria comprende: una pluralidad de unidades de procesador, una memoria ; y una unidad de circuito lógico; en el que cada una de las unidades de procesador incluyen un búfer configurada para ser conectada a la memoria a través de una dirección de memoria intermedia y un bus de datos; y un procesador configurada para conectarse al búfer para acceder a la memoria a través del búfer, el circuito para compartir memoria caracterizado porque búfer y el procesador se configuran para estar emparejados a través de la conexión a un bus de dirección y un bus de datos del procesador, y en el que el bus particular…

(18/10/2017) Un procesador digital de señales que comprende al menos una unidad funcional, que puede ser una unidad de ejecución de vectores , o un acelerador, y al menos una primera unidad de memoria dispuesta para proporcionar datos para ser operados por la unidad funcional, una tercera unidad y una red en chip que conecta la unidad funcional, la primera unidad de memoria y la tercera unidad, dicho procesador digital de señales estando caracterizado porque la tercera unidad está dispuesta para proporcionar datos de direccionamiento en la forma de un vector de direcciones para ser usado para direccionar la primera unidad de memoria , dicha tercera unidad siendo conectable a la primera unidad de memoria…

(31/05/2017) Un procedimiento puesto en práctica por ordenador en un sistema informático que incluye un procesador y una memoria, estando destinado el procedimiento para extender unas semánticas de acceso directo de memoria distante, RDMA, para habilitar la implementación de un sistema de almacenamiento local, comprendiendo el procedimiento: un acto de extensión de una o más semánticas RDMA para proporcionar acceso al almacenamiento local utilizando el RDMA, en el que la extensión de la semántica RDMA comprende lo siguiente: un acto de asignación de uno o más verbos RDMA de una interfaz de verbos RDMA con un almacenamiento…

(02/11/2016) Un procedimiento de control de acceso de un sistema de memoria de doble puerto, comprendiendo el procedimiento: solicitar, mediante un primer procesador , un acceso desde una memoria de doble puerto ; y transmitir, mediante la memoria de doble puerto , una señal de resultado de acuerdo con la petición de acceso al primer procesador , en el que la señal de resultado comprende una primera señal de resultado para notificar el éxito de acceso, una segunda señal de resultado para notificar un fallo de acceso, y una tercera señal de resultado para notificar una retención de acceso; caracterizado porque la transmisión de la señal de resultado comprende: transmitir una señal de admisión de acceso correspondiente a la primera señal de resultado; y transmitir una señal…

(13/04/2016) Sistema maestro-esclavo para la adjudicación dinámica de direcciones de unidades esclavas , que comprende un unidad maestra con una salida digital para la puesta a disposición de una secuencia serial de señales (S) y por lo menos dos unidades esclavas , en donde cada una de las unidades esclavas presenta una memoria digital serial con una magnitud de un bit y una entrada (3a) y una salida (3b), en donde las unidades esclavas están conectadas entre sí en serie a través de las entradas (3a) y de las salidas (3b) por intermedio de un conductor de señales y en donde la entrada (3a) de una primera unidad esclava está conectada a través del conductor de señales con la salida digital de la unidad maestra , en donde el sistema maestro-esclavo está…

(06/04/2016) Un procedimiento, que comprende: proporcionar una memoria de múltiples bancos, con al menos bancos de memoria primero y segundo; proporcionar al menos controladores locales primero y segundo adaptados para controlar operaciones de lectura y de escritura en al menos dichos bancos de memoria primero y segundo; proporcionar un controlador global en comunicación con al menos dichos controladores locales primero y segundo; proporcionar al controlador global una primera instrucción que comprende una primera dirección de memoria y una primera operación a realizar en la primera dirección de memoria; proporcionar al controlador global una segunda instrucción que comprende una segunda dirección de memoria y una segunda operación a realizar…

(18/02/2016) Un sistema de memoria , que comprende: rangos de memoria primero y segundo , teniendo cada uno de los rangos de memoria un dispositivo de memoria (508a, 508b, 510a, 510b); y un controlador de memoria configurado para habilitar selectivamente uno de los rangos de memoria y escribir datos en el rango de memoria habilitado, teniendo el controlador de memoria líneas primera y segunda, estando cada una acoplada con los rangos de memoria primero y segundo, estando las líneas primera y segunda configuradas para proporcionar una máscara de datos con relación a los datos; en el que el dispositivo de memoria en el primer rango de memoria está configurado para proporcionar una notificación al controlador de memoria por la primera línea, y el dispositivo de memoria en el segundo rango de memoria está…

(09/04/2014) Método para seleccionar un subconjunto de dispositivos de una pluralidad de dispositivos conectados en serie a un controlador de memorias con el fin de ejecutar una orden, que comprende: codificar números de identificación (ID) de cada uno del subconjunto de dispositivos para proporcionar información de código llevando a cabo operaciones matemáticas con el fin de combinar lógicamente los números de ID del subconjunto de dispositivos para generar una máscara; proporcionar un paquete de orden que incluye un código de operación y la información de código a cada uno de la pluralidad de dispositivos; decodificar la información de código recibida por cada uno de la pluralidad de dispositivos ejecutando, en cada dispositivo, una operación matemática sobre la máscara y un número de ID almacenado en el dispositivo, para determinar si la máscara…

(18/09/2013) Un sistema de memoria, que comprende: unos primero y segundo dispositivos de memoria; y un controlador de la memoria configurado para activar selectivamente uno de los dispositivos de memoria,incorporando el controlador de la memoria una primera línea acoplada a los primero y segundo dispositivosde memoria, y una segunda línea acoplada a los primero y segundo dispositivos de memoria; en el que elprimer dispositivo de memoria está configurado para proporcionar una notificación al controlador de la memoriasobre la primera línea, y el segundo dispositivo de memoria está configurado para proporcionar unanotificación al controlador…

(28/08/2013) Un método de traducción de direcciones en un entorno informático, dicho método que comprende: obtener una dirección a partir de un adaptador a ser traducida a una dirección de memoria directamenteutilizable en el acceso a la memoria del sistema del entorno informático, la dirección que comprende unapluralidad de bits, la pluralidad de bits que comprende una primera parte de bits y una segunda parte de bits;recibir un valor de intervalo de direcciones que indica un intervalo de direcciones permitidas, en donde elintervalo se define por una dirección base y un límite situado en una entrada de tabla de dispositivoasociada con el adaptador, la entrada de tabla de dispositivo situada…

(02/05/2012) Un procedimiento de control de uno o más módulos de SDRAM que comprende: llevar a cabo uno o más ciclos síncronos de lectura en un módulo de SDRAM para acceder adatos de temperatura de la matriz de DRAM no almacenados en una matriz de DRAM del módulo deSDRAM;llevar a cabo uno o más ciclos síncronos de lectura en el módulo de SDRAM para acceder a datos dela matriz de DRAM almacenados en la matriz de DRAM del módulo de SDRAM; generar información de control asociada con cada uno de los uno o más ciclos de lectura de los datosde temperatura de la matriz de DRAM no almacenados en la matriz de DRAM y de los datos de la matriz deDRAM almacenados en la matriz de DRAM, incluyendo la información de control generada un indicador deinformación no DRAM con cada ciclo de lectura de los datos de temperatura de la matriz de DRAM noalmacenados…

(01/02/2004) VARIOS PROCESADORES (P11, P12, P13,...) PUEDEN SITUARSE EN DIFERENTES TARJETAS (C1, C2, C3). CADA PROCESADOR ESTA CONECTADO POR UN BUS LOCAL (BL1, BL2, BL3) A UNA MEMORIA (M1, M2, M3 RESPECTIVAMENTE) SITUADA EN LA MISMA TARJETA QUE ESTE PROCESADOR. EL DISPOSITIVO DE COMUNICACION INCLUYE, EN CADA TARJETA, UN DISPOSITIVO DE ENCAMINAMIENTO (RC1, RC2, RC3 RESPECTIVAMENTE) CONECTADO AL BUS LOCAL DE ESTA TARJETA Y CONECTADO A UN BUS LLAMADO EXTERNO (BE) QUE CONECTA TODAS LA TARJETAS. CADA DISPOSITIVO DE ENCAMINAMIENTO (RC1): - ANALIZA LAS SOLICITUDES DE ACCESO EMITIDAS EN UN BUS LOCAL (BL1); EXTRAE DATOS CONTENIDOS EN CADA SOLICITUD DE ACCESO PARA DETERMINAR A QUIEN VA DIRIGIDA Y DEJA QUE UN CONTROLADOR DE MEMORIA (MC1) LEA O ESCRIBA DATOS EN UNA MEMORIA (M1) SITUADA EN LA MISMA TARJETA QUE LA QUE SOPORTA ESTE…

(16/10/1999) LA PRESENTE INVENCION SE REFIERE A UN CIRCUITO PROCESADOR CON UN PROCESADOR Y COMPONENTES DE MEMORIA, LOS COMPONENTES DE MEMORIA ESTAN CONFIGURADOS AL MENOS PARCIALMENTE COMO DRAMS , CUYO CONTENIDO DE MEMORIA PUEDE SER RENOVADO DE NUEVO, COMO MAS TARDE DESPUES DE UN TIEMPO DE PERMANENCIA DE MEMORIA, MEMORIA SOLO PUEDE CONSEGUIRSE, SI EL PROCESADOR NO ACCEDE SOBRE UN BUS DE CONEXION. PARA GARANTIZAR QUE EL CONTENIDO DE LA MEMORIA SE RENUEVA DE NUEVO, COMO MAS TARDE DESPUES DEL TIEMPO DE PERMANENCIA DE MEMORIA ESTABLECIDO, EL CIRCUITO DISPONE DE UN TEMPORIZADOR , QUE ES ACTIVADO POR EL PROCESADOR EN AL MENOS UNA PARTE DEL ACCESO DEL PROCESADOR SOBRE EL BUS DE CONEXION. EL TEMPORIZADOR AVISA AL PROCESADOR DEL TRANSCURSO DE UN TIEMPO DE ESPERA, QUE ES MAS…

(16/01/1998) SE DESCRIBEN DISPOSICIONES DE BUS PARA PROCESADORES DE INTERCONEXION (P1 -P8) Y MODULOS DE MEMORIA PRINCIPAL (M1-M9) DE UN SISTEMA MULTIPROCESADOR DE MEMORIA COMPARTIDA. UN BUS DE DIRECCION UNICA INTERCONECTA TODOS LOS PROCESADORES Y MODULOS DE MEMORIA, PERO LOS MODULOS DE MEMORIA PAR E IMPAR COMUNICAN DATOS DESDE Y HACIA LOS PROCESADORES A TRAVES DE UN BUS DE DATOS IMPAR Y UNO PAR . CADA LECTURA DE MEMORIA OCUPA CUATRO CICLOS DE BUS Y UNO DE LOS BUSES DE DATOS. EN EL BUS DE DIRECCION, DOS DE CADA CUATRO CICLOS ESTAN DISPONIBLES PARA DIRIGIR LOS MODULOS DE MEMORIA PAR E IMPAR Y LOS OTROS DOS ESTAN DISPONIBLES PARA ENVIAR DIRECCIONES DE INVALIDACION ENTRE LAS MEMORIAS CACHES DE LOS PROCESADORES. EL BUS DE DIRECCION UNICA SE UTILIZA…