Un procedimiento (150) de control de uno o más módulos de SDRAM que comprende:

llevar a cabo uno o más ciclos (156) síncronos de lectura en un módulo (100) de SDRAM para acceder adatos de temperatura de la matriz de DRAM no almacenados en una matriz (104) de DRAM del módulo deSDRAM;llevar a cabo uno o más ciclos (152) síncronos de lectura en el módulo de SDRAM para acceder a datos dela matriz de DRAM almacenados en la matriz de DRAM del módulo de SDRAM;

generar información (158) de control asociada con cada uno de los uno o más ciclos de lectura de los datosde temperatura de la matriz de DRAM no almacenados en la matriz de DRAM y de los datos de la matriz deDRAM almacenados en la matriz de DRAM, incluyendo la información de control generada un indicador deinformación no DRAM con cada ciclo de lectura de los datos de temperatura de la matriz de DRAM noalmacenados en la matriz de DRAM y un identificador de dispositivo maestro solicitante asociado con cadaciclo de lectura de los datos de la matriz de DRAM almacenados en la matriz de DRAM;

almacenar en memoria intermedia la información de control generada en una memoria intermedia (60) decontrol;

almacenar (160) en memoria intermedia los datos leídos de temperatura de la matriz de DRAM junto conlos datos leídos de la matriz de DRAM en una memoria intermedia (58) de datos; e

identificar (162) los datos de temperatura de la matriz de DRAM almacenados en memoria intermedia en lamemoria intermedia (58) de datos en respuesta al indicador de información no DRAM de la información decontrol generada introducida en memoria intermedia en la memoria intermedia (60) de control.

Indicador no DRAM y procedimiento de acceso a datos no almacenados en una matriz de DRAM

Antecedentes La presente invención versa, en general, acerca del campo de la memoria y, en particular, acerca de un procedimiento eficiente de lectura de datos de una SDRAM que no está almacenada en una matriz de DRAM.

Los dispositivos electrónicos portátiles se han convertido en accesorios omnipresentes de la vida moderna. Dos tendencias implacables en los dispositivos electrónicos portátiles son la mayor funcionalidad y el menor tamaño. La mayor funcionalidad demanda mayor potencia de cálculo y más memoria. El tamaño decreciente de los dispositivos electrónicos portátiles impone un recargo en el consumo de energía, ya que baterías más pequeñas pueden almacenar y distribuir menos potencia. Así, los avances que aumenten el rendimiento y disminuyan el consumo de energía son ventajosos para los dispositivos electrónicos portátiles.

La mayoría de los dispositivos electrónicos portátiles incluyen memoria dinámica de acceso aleatorio (DRAM) para almacenar instrucciones y datos para un procesador u otro controlador. La DRAM es la tecnología de memoria de estado sólido más rentable disponible. Aunque el precio por bit es menor para tecnologías de almacenamiento masivo como unidades de disco, la elevada latencia de acceso, el alto consumo de energía y la elevada sensibilidad al choque y la vibración descartan el uso de unidades de almacenamiento masivo en muchas aplicaciones de dispositivos electrónicos portátiles.

La DRAM síncrona (SDRAM) ofrece a la vez un rendimiento mejorado y un diseño simplificado de interfaz con respecto a la DRAM convencional alineando todas las señales de control y los ciclos de transferencia de datos con las señales de reloj. La SDRAM de doble tasa de datos (DDR) permite transferencias de datos tanto en las señales ascendentes como en las descendentes del reloj, proporcionando un rendimiento aún mayor.

La mayoría de los módulos de SDRAM incluye un registro de modo para almacenar parámetros configurables tales como la latencia de CAS, la longitud de ráfaga y similares. A medida que la tecnología de la SDRAM aumentó en complejidad y configurabilidad, muchos módulos de SDRAM añadieron un registro de modo extendido para almacenar parámetros configurables adicionales tales como la habilitación del bucle de enganche de retardo (DLL) , la intensidad de excitación y similares. Tanto el registro de modo como el registro de modo extendido son de solo escritura. Es decir, no se prevé que un controlador lea el contenido de estos registros. Con la introducción de los registro de modo y de modo extendido, un módulo de DRAM almacenó por vez primera información distinta de datos escritos a la matriz de DRAM y leídos de la misma. En consecuencia, se requirió un nuevo tipo de operación de transferencia de datos.

Muchos módulos de SDRAM incluye operaciones del conjunto de registros de modo (MRS) y del conjunto de registros de modo extendido (EMRS) para cargar los registros con los parámetros deseados. Estas operaciones son implementadas comúnmente con una baja excitación simultánea de las señales de control CS, RAS, CAS y WE, seleccionando entre el MRS y el EMRS con bits de direccionamiento de banco, y proporcionando la información que ha de ser escrita al registro seleccionado en las líneas de dirección A0 - A11. En la mayoría de implementaciones, todos los bancos de la DRAM deben estar inactivos en el momento de la instrucción al MRS o el EMRS, y no puede dirigirse ninguna operación adicional al módulo de SDRAM en una duración mínima especificada, tal como seis ciclos de reloj. Estas restricciones no tienen un impacto adverso en el rendimiento de la SDRAM, dado que, debido a la naturaleza de los registros de modo y de modo extendido, son objeto de escritura una vez al inicializarse y no cambian nunca.

La especificación industrial de gráficos de doble tasa de datos de tercera generación (GDDR3) proporciona la capacidad de leer información de un módulo de SDRAM distinta de datos almacenados en la matriz de DRAM. Como opción durante una operación de EMRS, la SDRAM puede dar salida a un código de vendedor y a un número de versión por el bus de datos (la información de escritura del EMRS es transmitida por el bus de dirección) . Deben observarse todas las restricciones de la operación de EMRS: que todos los bancos estén inactivos y que la operación sea seguida por una duración mínima de inactividad, tal como seis ciclos de reloj. Debido a la naturaleza estática de la información (ID del vendedor y número de versión) , solo se precisa que sea leída una vez, como durante la inicialización, y las limitaciones de la operación del EMRS no afectan significativamente el rendimiento.

Un aspecto básico de la operación de la DRAM es que la carga capacitiva que almacena datos en cada posición de bit debe ser renovada periódicamente para mantener el estado de los datos. La matriz de DRAM es refrescada por filas; algunos módulos de SDRAM pueden refrescar la misma fila en múltiples bancos de DRAM a la vez. Cada fila de la matriz de la DRAM debe ser refrescada en un periodo especificado de refresco. Las filas de la DRAM pueden ser refrescadas secuencialmente una vez por periodo de refresco, denominado refresco por ráfaga. Sin embargo, esto evita el acceso a la matriz de DRAM durante el tiempo necesario para iterar todas las filas e impone una significativa degradación del rendimiento. Alternativamente, los ciclos de refresco dirigidos a cada fila pueden ser distribuidos de forma homogénea durante todo el periodo de refresco, intercalados con transferencias de datos de

lectura y escritura. Esto se denomina refresco distribuido. El refresco distribuido es implementado más comúnmente, ya que impone una penalización menor sobre el rendimiento.

El periodo total de refresco requerido y, por ende, la separación de los ciclos de refresco en una operación de refresco distribuido, depende de la temperatura del dado de la matriz de DRAM. Como regla empírica general, la frecuencia de refresco debe doblarse con cada 10°C de incremento en la temperatura del dado de la matriz de DRAM. El periodo de refresco especificado para un módulo de SDRAM es, típicamente, el requerido por la DRAM a la temperatura operativa más alta prevista. Así, siempre que el dado de la matriz de DRAM está a una temperatura inferior, el periodo máximo de refresco es mayor y los ciclos de refresco distribuidos pueden separarse más entre sí, reduciendo así su impacto en los accesos de lectura y escritura a la DRAM. Esto mejoraría el rendimiento del procesador y, a la vez, reduciría el consumo de energía al eliminar actividad innecesaria de refresco.

Los ciclos síncronos de lectura para acceder a los datos de un módulo de SDRAM que no se almacenan en una matriz de DRAM pueden ser integrados sin problemas en los ciclos de lectura y escritura para acceder a los datos "normales" de la SDRAM, es decir, datos almacenados en una matriz de DRAM en el módulo de SDRAM. Al usar los ciclos síncronos de lectura para acceder a datos no almacenados en una matriz de DRAM, la salida de un sensor de temperatura en el módulo de SDRAM puede ser leída con un impacto mínimo en los accesos del sistema a datos almacenados en una matriz de DRAM en el módulo de SDRAM. Por ejemplo, no es preciso que todos los bancos estén cerrados y no se impone ningún periodo de espera en los accesos de la SDRAM tras los ciclos de lectura, como ocurre al acceder a los datos del registro de modo extendido por medio del protocolo GDDS3.

Dado que los ciclos síncronos de lectura para acceder a datos no almacenados en una matriz de DRAM son sustancialmente similares, en temporización y secuenciación, a los ciclos síncronos de lectura para acceder a datos que no están almacenados en una matriz de DRAM, la identificación y la extracción de los datos devueltos no almacenados en una matriz de DRAM es problemática. Los controladores de SDRAM funcionan a menudo de manera canalizada, emitiendo solicitudes de ráfagas de datos y recibiendo los datos más tarde (es decir, tras una demora determinada por el campo de latencia de CAS del registro de modo. Además, muchos controladores de SDRAM canalizan más las operaciones de memoria introduciendo datos procedentes de una pluralidad de ciclos de lectura en un FIFO u otra memoria intermedia y poniendo los datos a disposición de dispositivos solicitantes después de una demora adicional desde cuando los datos son capturados del módulo de SDRAM por el controlador.

En la mayoría de los casos, las operaciones... [Seguir leyendo]

1. Un procedimiento (150) de control de uno o más módulos de SDRAM que comprende:

llevar a cabo uno o más ciclos (156) síncronos de lectura en un módulo (100) de SDRAM para acceder a datos de temperatura de la matriz de DRAM no almacenados en una matriz (104) de DRAM del módulo de SDRAM; llevar a cabo uno o más ciclos (152) síncronos de lectura en el módulo de SDRAM para acceder a datos de la matriz de DRAM almacenados en la matriz de DRAM del módulo de SDRAM; generar información (158) de control asociada con cada uno de los uno o más ciclos de lectura de los datos de temperatura de la matriz de DRAM no almacenados en la matriz de DRAM y de los datos de la matriz de DRAM almacenados en la matriz de DRAM, incluyendo la información de control generada un indicador de información no DRAM con cada ciclo de lectura de los datos de temperatura de la matriz de DRAM no almacenados en la matriz de DRAM y un identificador de dispositivo maestro solicitante asociado con cada ciclo de lectura de los datos de la matriz de DRAM almacenados en la matriz de DRAM; almacenar en memoria intermedia la información de control generada en una memoria intermedia (60) de control; almacenar (160) en memoria intermedia los datos leídos de temperatura de la matriz de DRAM junto con los datos leídos de la matriz de DRAM en una memoria intermedia (58) de datos; e identificar (162) los datos de temperatura de la matriz de DRAM almacenados en memoria intermedia en la memoria intermedia (58) de datos en respuesta al indicador de información no DRAM de la información de control generada introducida en memoria intermedia en la memoria intermedia (60) de control.

2. El procedimiento (150) de la reivindicación 1 que, además, comprende extraer los datos identificados de temperatura de la matriz de DRAM de la memoria intermedia (58) de datos.

3. El procedimiento (150) de la reivindicación 1 que, además, comprende:

identificar los datos de la matriz de DRAM almacenados en memoria intermedia en la memoria intermedia (58) de datos en respuesta a la solicitud de identificador del dispositivo maestro solicitante de la información de control generada introducida en memoria intermedia en la memoria intermedia (60) de control; extraer los datos de la matriz de DRAM de la memoria intermedia de datos; y remitir (164) los datos extraídos de la matriz de DRAM al dispositivo maestro solicitante identificado por el identificador del dispositivo maestro solicitante.

30 4. El procedimiento (150) de la reivindicación 2 que, además, comprende alterar una frecuencia con la que se refrescan uno o más de los módulos (100) de SDRAM en respuesta a los datos extraídos de la temperatura de la matriz de DRAM.

5. El procedimiento (150) de la reivindicación 1 en el que la información de control incluye una longitud de ráfaga de lectura.

35 6. El procedimiento (150) de la reivindicación 1 en el que la memoria intermedia (58) de lectura es un FIFO de datos de lectura y la memoria intermedia (60) de control es un FIFO de control de lectura.

7. El procedimiento (150) de la reivindicación 6 que, además, comprende bajar simultáneamente del FIFO de datos de lectura y del FIFO de control de lectura.

8. El procedimiento (150) de la reivindicación 7 en el que la identificación de los datos de temperatura de la matriz 40 de DRAM comprende:

bajar datos del FIFO de datos de lectura; bajar información de control del FIFO de control de lectura; e identificar los datos bajados como datos de temperatura de la matriz de DRAM si la información de control bajada incluye un indicador de información no DRAM.

45 9. El procedimiento (150) de la reivindicación 1 en el que el indicador de información no DRAM comprende un único bit.

10. El procedimiento (150) de la reivindicación 1 en el que el indicador de información no DRAM comprende una pluralidad de bits y en el que una codificación de los bits del indicador de información no DRAM indica de cuál de una pluralidad de módulos de memoria asociados se leyeron los datos de temperatura de la matriz de

50 DRAM.

11. El procedimiento (150) de la reivindicación 1 en el que la realización de uno o más ciclos síncronos de lectura en un módulo de SDRAM para acceder a datos de temperatura de una matriz de DRAM no almacenados en una matriz de DRAM del módulo de SDRAM comprende realizar periódicamente un ciclo de lectura dirigido a un circuito sensor (118) de la temperatura en el módulo (100) de memoria SDRAM.

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12. El procedimiento (150) de la reivindicación 11 en el que el periodo de realización del ciclo de lectura dirigido al circuito sensor (118) de la temperatura es determinado por un contador programable.

13. El procedimiento (150) de la reivindicación 11 en el que la realización de un ciclo de lectura dirigido al circuito

sensor (118) de la temperatura en el módulo de memoria SDRAM ocurre en respuesta a una instrucción del 5 soporte lógico.

14. El procedimiento (150) de la reivindicación 11 que, además, comprende el ajuste de una frecuencia de refresco del módulo (100) de SDRAM en respuesta a una temperatura del módulo de memoria SDRAM.

15. Un controlador (50) de memoria operativo para emitir ciclos síncronos de lectura en uno o más módulos (100) de memoria SDRAM, estando dirigidos los ciclos síncronos de lectura a los datos de la matriz de DRAM

almacenados en una matriz (104) de DRAM y a los datos de temperatura de la matriz de DRAM no almacenados en la matriz de DRAM, comprendiendo el controlador de memoria:

una memoria intermedia (58) de datos de lectura operativa para introducir en memoria intermedia los datos recibidos de la matriz de DRAM almacenados en una matriz (104) de DRAM junto con datos de temperatura de la matriz de DRAM no almacenados en una matriz de DRAM;

una memoria intermedia (60) de control de lectura operativa para introducir en memoria intermedia la información de control asociada con cada ciclo síncrono de lectura de los ciclos síncronos de lectura, incluyendo la información de control un indicador de información no DRAM asociado con cada ciclo de lectura de los datos de temperatura de la matriz de DRAM no almacenados en la matriz de DRAM y un identificador del dispositivo maestro solicitante asociado con cada ciclo de lectura de los datos de la matriz

de DRAM almacenados en la matriz de DRAM; y una lógica (62) de respuesta de lectura que controla la memoria intermedia de datos de lectura operativa para identificar y extraer datos de temperatura de la matriz de DRAM de la memoria intermedia (58) de datos de lectura en respuesta al indicador de información no DRAM de la información de control de la memoria intermedia de control de lectura.

16. El controlador (50) de la reivindicación 15 en el que la memoria intermedia de datos de lectura es un FIFO de datos de lectura y la memoria intermedia de control de lectura es un FIFO de control de lectura.

17. El controlador (50) de la reivindicación 16 en el que la lógica de respuesta de lectura baja información simultáneamente del FIFO de datos de lectura y del FIFO de control de lectura.

18. El controlador (50) de la reivindicación 16 en el que el indicador de información no DRAM comprende un único 30 bit.

19. El controlador (50) de la reivindicación 16 en el que el indicador de información no DRAM comprende una pluralidad de bits y en el que una codificación de los bits del indicador de información no DRAM indica de cuál de una pluralidad de módulos de memoria SDRAM asociados se leyeron los datos de temperatura de la matriz de DRAM.

20. El controlador (50) de la reivindicación 17 en el que la lógica (62) de respuesta de lectura identifica datos bajados del FIFO de datos de lectura como datos de temperatura de la matriz de DRAM si la información de control bajada del FIFO de control de lectura incluye un indicador de información no DRAM.