Procedimiento y aparato para activar la señalización cooperativa de una interrupción de bus compartido en un subsistema de memoria multirrango.

Un sistema de memoria, que comprende:

unos primero y segundo dispositivos de memoria;

y

un controlador de la memoria configurado para activar selectivamente uno de los dispositivos de memoria,incorporando el controlador de la memoria una primera línea acoplada a los primero y segundo dispositivosde memoria, y una segunda línea acoplada a los primero y segundo dispositivos de memoria; en el que elprimer dispositivo de memoria está configurado para proporcionar una notificación al controlador de la memoriasobre la primera línea, y el segundo dispositivo de memoria está configurado para proporcionar unanotificación al controlador de la memoria sobre la segunda línea, y caracterizado porque el primer dispositivo de memoria está configurado para no cargar la primera línea cuando el controlador de la memoria estáescribiendo en el segundo dispositivo de memoria activado y el segundo dispositivo de memoria está configuradopara no cargar la segunda línea cuando el controlador de la memoria está escribiendo en el primerdispositivo de memoria activado.

Procedimiento y aparato para activar la señalización cooperativa de una interrupción de bus compartido en un subsistema de memoria multirrango Campo La presente divulgación se refiere, en general, al campo de los sistemas de memoria y, más concretamente, a la señalización entre un controlador de la memoria y la memoria en un sistema de memoria.

Antecedentes Los sistemas de memoria son utilizados ampliamente hoy en día en sistemas de procesamiento para almacenar los datos requeridos por diversas entidades de procesamiento. Un sistema de memoria incluye en términos generales, un controlador de la memoria que gestiona el acceso a la memoria. La memoria está típicamente configurada en una estructura de matriz conformada mediante filas y columnas de celdas de memoria, siendo capaz cada celda de memoria de almacenar un bit de datos. Se puede acceder a un bloque de celdas de memoria por una entidad de procesamiento, u otra fuente, suministrando la dirección adecuada al controlador de la memoria. La dirección procedente de la entidad de procesamiento puede ser enviada al controlador de la memoria a través de un bus con la dirección de fila que ocupa los bits de orden superior y la dirección de columna de inicio que ocupa los bits de orden inferior. El controlador de la memoria utiliza un esquema de multiplexación para enviar la dirección de fila a la memoria seguida por la dirección de columna de inicio.

Cuando una entidad de procesamiento solicita acceso a un bloque de memoria, envía un comando de leer o escribir al controlador de la memoria. Cada comando de leer y escribir incluye una dirección. La manera en que el controlador de la memoria ejecuta el comando depende de si la unidad de procesamiento está intentando a acceder a una página abierta de la memoria. Una “página” está normalmente asociada con una fila de memoria, y una “página abierta” significa que la memoria está apuntando a una fila de memoria y requiere solo la dirección de la columna de inicio y un Estroboscopio de Acceso a Columna (CAS) para acceder al bloque de memoria. Para acceder a una página de memoria abierta, el controlador de la memoria debe presentar la dirección de fila y un Estroboscopio de Acceso a Fila (RAS) a la memoria para desplazar el puntero antes de presentar la dirección de la columna de inicio y el CAS a la memoria.

Diversas memorias son utilizadas hoy en día en los sistemas de memoria. Una Memoria de Acceso Aleatorio Dinámica Síncrona (SDRAM) es solo un ejemplo. Cuando una entidad de procesamiento está escribiendo en una SDRAM o en otro dispositivo de memoria los datos son transmitidos a través de un bus de datos entre un controlador de la memoria y la memoria. Una máscara de datos puede ser utilizado por el controlador de la memoria para enmascarar los datos sobre el bus de datos. Cuando la máscara de datos es no aseverada, los datos dispuestos en el bus de datos se escribirán en la memoria. Cuando la máscara de datos es aseverada, los datos dispuestos sobre el bus de datos serán ignorados, y la operación de escritura no se llevará a cabo.

La máscara de datos se utiliza solo durante las operaciones de escritura. Cuando una unidad de procesamiento no está escribiendo en la SDRAM, u otro dispositivo de memoria, el controlador de la memoria sitúa en el estado triple la máscara de datos. De esta manera, existe una oportunidad para utilizar la máscara de datos para otras finalidades cuando la unidad de procesamiento no está llevando a cabo una operación de escritura. Mediante la utilización de la máscara de datos de la manera indicada, pueden producirse comunicaciones adicionales entre el controlador de la memoria y la memoria sin incrementar el número de clavijas en el dispositivo de memoria.

El documento US 5, 860, 080 divulga un sistema de memoria de acuerdo con el preámbulo de la reivindicación 1.

Sumario Se divulga un sistema de memoria. El sistema de memoria incluye unos primero y segundo dispositivos de memoria, y un controlador de la memoria configurado para activar selectivamente uno de los dispositivos de memoria, teniendo el controlador de la memoria una primera línea acoplada a los primero y segundo dispositivos de memoria, y una segunda línea acoplada a los primero y segundo dispositivos de memoria. El primer dispositivo de memoria está configurado para proporcionar una notificación al controlador de la memoria sobre la primera línea y el segundo dispositivo de memoria está configurado para proporcionar una notificación al controlador de la memoria sobre la segunda línea. El primer dispositivo de memoria está también configurado para no cargar la primera línea y el segundo dispositivo de memoria está también configurado para no cargar la segunda línea cuando el controlador de la memoria está escribiendo en el dispositivo de memoria activado.

Se divulga un procedimiento de comunicación entre un controlador de la memoria y una memoria que presenta unos primero y segundo dispositivos de memoria. El controlador de la memoria incluye una línea acoplada a los primero y segundo dispositivos de memoria. El procedimiento incluye la provisión de una notificación desde el primer dispositivo de memoria hasta el controlador de la memoria sobre la primera línea, activando el segundo dispositivo de memoria con el fin de que el controlador de la memoria escriba en el segundo dispositivo de memoria, y la colocación

del primer dispositivo de memoria en un estado en el que no cargue la línea cuando el controlador de la memoria está escribiendo en el segundo dispositivo de memoria.

Otros aspectos de la presente invención se pondrán sin dificultad de manifiesto para los expertos en la materia a partir de la siguiente descripción detallada, en la que se muestran y describen, a modo de ilustración, diversas formas de realización de la invención. Como se advertirá, la invención es capaz de realizar otras y diferentes formas de realización y sus diversos detalles son susceptibles de modificación en otros diversos aspectos, sin que ninguno se aparte de la presente invención. De acuerdo con ello, los dibujos y la descripción detallada deben considerarse de naturaleza ilustrativa y no restrictiva.

La invención se define de acuerdo con el sistema de la reivindicación 1 y con el procedimiento de la reivindicación 8.

Breve descripción de los dibujos La FIG. 1 es un diagrama de bloques conceptual que ilustra un ejemplo de un sistema de procesamiento;

la FIG. 2 es un diagrama de bloques conceptual de un sistema de memoria;

la FIG. 3 es un diagrama de temporización que ilustra un ejemplo de una operación de escritura en un sistema de memoria;

la FIG. 4 es un diagrama de bloques funcional que ilustra un ejemplo de un dispositivo de memoria;

la FIG. 5 es un diagrama de bloques conceptual que ilustra otro ejemplo de un sistema de memoria;

la FIG. 6 es un diagrama de bloques conceptual que ilustra un ejemplo de la señalización en el sistema de memoria de la FIG. 5; y

la FIG. 7 es un diagrama de bloques funcional que ilustra otro ejemplo de un dispositivo de memoria.

Descripción detallada La descripción detallada expuesta a continuación en combinación con los dibujos adjuntos tiene por objeto la descripción de diversas formas de realización de la presente invención y no pretende representar las únicas formas de realización en las cuales se pueda llevar a la práctica la presente invención. La descripción detallada incluye detalles específicos con el fin de proporcionar una cabal comprensión de la presente invención. Sin embargo, debe resultar evidente para los expertos en la materia que la presente invención puede llevarse a la práctica sin estos detalles específicos. En algunos casos, se muestran estructuras y componentes sobradamente conocidos en forma de diagrama de bloques con el fin de evitar oscurecer los conceptos de la presente invención.

La FIG. 1 es un diagrama de bloques conceptual que ilustra un ejemplo de un sistema de procesamiento. El sistema 100 de procesamiento puede ser un conjunto de dispositivos que cooperen para llevar a cabo una o más funciones de procesamiento. Aplicaciones típicas para el sistema 100 de procesamiento incluyen, pero no se limitan a, ordenadores de escritorio, ordenadores portátiles, servidores, teléfonos celulares, asistentes personales digitales (PDA) , consolas para juegos, localizadores, módems, equipos de audio, dispositivos médicos, de automoción, equipos de vídeo, equipos industriales y cualquier otra máquina o dispositivo capaz de información de procesamiento, recuperación y almacenamiento.

El sistema 100 de procesamiento se muestra con un sistema 104 de memoria al que se puede acceder mediante un número... [Seguir leyendo]

1. Un sistema de memoria, que comprende:

unos primero y segundo dispositivos de memoria; y

un controlador de la memoria configurado para activar selectivamente uno de los dispositivos de memoria, incorporando el controlador de la memoria una primera línea acoplada a los primero y segundo dispositivos de memoria, y una segunda línea acoplada a los primero y segundo dispositivos de memoria; en el que el primer dispositivo de memoria está configurado para proporcionar una notificación al controlador de la memoria sobre la primera línea, y el segundo dispositivo de memoria está configurado para proporcionar una notificación al controlador de la memoria sobre la segunda línea, y caracterizado porque el primer dispositivo de memoria está configurado para no cargar la primera línea cuando el controlador de la memoria está escribiendo en el segundo dispositivo de memoria activado y el segundo dispositivo de memoria está configurado para no cargar la segunda línea cuando el controlador de la memoria está escribiendo en el primer dispositivo de memoria activado.

2. El sistema de memoria de la reivindicación 1, en el que el primer dispositivo de memoria incluye un excitador configurado para proporcionar su notificación al controlador de la memoria sobre la primera línea y el segundo dispositivo de memoria incluye un excitador configurado para proporcionar su notificación al controlador de la memoria sobre la segunda línea, y en el que cada uno de los dispositivos de memoria está también configurado para poner en estado triple su excitador para no cargar las primera y segunda líneas cuando el controlador de la memoria está escribiendo en el dispositivo de memoria activado.

3. El sistema de memoria de la reivindicación 2, en el que el primer dispositivo de memoria comprende también un medio para programar su excitador para proporcionar la notificación del primer dispositivo de memoria al controlador de la memoria, y el segundo dispositivo de memoria comprende un medio para programar su excitador para proporcionar la notificación del segundo dispositivo de memoria al controlador de la memoria.

4. El sistema de memoria de la reivindicación 2, en el que el controlador de la memoria está también configurado para señalar una operación de escritura en un dispositivo de memoria activado, estando cada uno de los dispositivos de memoria configurado para poner en el estado triple su excitador en respuesta a la señal.

5. El sistema de memoria de la reivindicación 1, que comprende también unos primero y segundo rangos, comprendiendo el primer rango una primera pluralidad de dispositivos de memoria que incluye el primer dispositivo de memoria, y comprendiendo el segundo rango una segunda pluralidad de dispositivos de memoria que incluye el segundo dispositivo de memoria, y en el que el controlador de la memoria está también configurado para activar el primer dispositivo de memoria mediante la activación del primer rango y activar el segundo dispositivo de memoria mediante la activación del segundo rango.

6. El sistema de memoria de la reivindicación 1, en el que el controlador de la memoria está también configurado para proporcionar una máscara de datos sobre las primera y segunda líneas cuando el controlador de la memoria está escribiendo en el dispositivo de memoria activado.

7. El sistema de memoria de la reivindicación 1, en el que la notificación proporcionada al controlador de la memoria por el primer dispositivo de memoria indica un cambio de estado del primer dispositivo de memoria y la notificación proporcionada al controlador de la memoria por el segundo dispositivo de memoria indica un cambio de estado del segundo dispositivo de memoria.

8. Un procedimiento de comunicación entre un controlador de la memoria y una memoria que incorpora unos primero y segundo dispositivos de memoria, incorporando el controlador de la memoria una primera línea acoplada a los primero y segundo dispositivos de memoria y una segunda línea acoplada a los primero y segundo dispositivos de memoria, comprendiendo el procedimiento:

la provisión de una notificación desde el primer dispositivo de memoria hasta el controlador de la memoria sobre la primera línea y una notificación desde el segundo dispositivo de memoria hasta el controlador de la memoria sobre la segunda línea;

la activación de manera selectiva del primer dispositivo de memoria o del segundo dispositivo de memoria con el fin de que el controlador de la memoria escriba en el dispositivo de memoria activado; y caracterizado por:

la colocación del primer dispositivo de memoria en un estado en el que no carga la primera línea cuando el controlador de la memoria está escribiendo en el segundo dispositivo de memoria activado; y

la colocación del segundo dispositivo de memoria en un estado en el que no carga la segunda línea cuando el controlador de la memoria está escribiendo en el primer dispositivo de memoria activado.

9. El procedimiento de la reivindicación 8, que comprende también la provisión de una máscara de datos desde el controlador de la memoria hasta el segundo dispositivo de memoria cuando el controlador de la memoria está escribiendo en el segundo dispositivo de memoria.

10. El procedimiento de la reivindicación 8, que comprende también la señalización de una operación de escritura en el segundo dispositivo de memoria, y en el que el primer dispositivo de memoria utiliza la señal para colocarlo en un estado en el que no carga la línea cuando el controlador de la memoria está escribiendo en el segundo dispositivo de memoria.

11. El procedimiento de la reivindicación 8, en el que la notificación proporcionada al controlador de la memoria por el primer dispositivo de memoria indica un cambio de estado del primer dispositivo de memoria.