Memoria configurada para proporcionar acceso simultáneo de lectura/escritura a múltiples bancos.

Un dispositivo, que comprende:

una memoria de múltiples bancos (100) con al menos bancos de memoria primero y segundo (102,

104);

al menos controladores locales primero y segundo (126, 128) adaptados para controlar operaciones de lectura y escritura en los al menos bancos de memoria primero y segundo;

un controlador global (142) en comunicación con los al menos controladores locales primero y segundo;

en el que el controlador global está configurado para recibir una primera instrucción que comprende una primera dirección de memoria y una primera operación a realizar en la primera dirección de memoria y una segunda instrucción que comprende una segunda dirección de memoria y una segunda operación a realizar en la segunda dirección de memoria, y el controlador global está configurado para dar instrucciones al primer controlador local de realizar la primera operación en la primera dirección de memoria y dar instrucciones al segundo controlador local de realizar la segunda operación en la segunda dirección de memoria; y

un temporizador (152, 302) en el controlador global, en el que el temporizador está configurado para controlar un intervalo en el que el controlador global envía las instrucciones primera y segunda a los controladores locales primero y segundo.

Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E16160755.

Solicitante: QUALCOMM INCORPORATED.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 5775 MOREHOUSE DRIVE SAN DIEGO, CA 92121-1714 ESTADOS UNIDOS DE AMERICA.

Inventor/es: PARK,DONGKYU, TERZIOGLU,ESIN.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • G06F13/16 SECCION G — FISICA.G06 COMPUTO; CALCULO; CONTEO.G06F TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores en los que una parte del cálculo se efectúa hidráulica o neumáticamente G06D, ópticamente G06E; sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de tratamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16). › para el acceso al bus de memoria (G06F 13/28 tiene prioridad).

PDF original: ES-2700854_T3.pdf

 

Patentes similares o relacionadas:

Controlador de acceso a memoria, sistemas y procedimientos para optimizar los tiempos de acceso a memoria, del 9 de Enero de 2019, de QUALCOMM INCORPORATED: Un controlador de memoria , que comprende: un controlador configurado para acceder al menos a una ubicación de memoria correspondiente […]

Esquema de interfaz de DDR de un único canal y de doble canal híbrida mediante intercalado de las señales de dirección/control durante el funcionamiento de doble canal, del 21 de Septiembre de 2018, de QUALCOMM INCORPORATED: Una estructura de memoria, que comprende: un controlador de memoria configurado para recibir una señal de reloj y para ser […]

Un circuito para compartir memoria, del 3 de Enero de 2018, de LSIS Co., Ltd: Un circuito para compartir memoria para compartir una memoria de un controlador para un sistema de energía eléctrica, el circuito para compartir […]

Procesador digital de señales y método para direccionar una memoria en un procesador digital de señales, del 18 de Octubre de 2017, de MediaTek Sweden AB: Un procesador digital de señales que comprende al menos una unidad funcional, que puede ser una unidad de ejecución de vectores , o un acelerador, […]

Asignación de la semántica RDMA con un dispositivo de almacenamiento de alta velocidad, del 31 de Mayo de 2017, de Microsoft Technology Licensing, LLC: Un procedimiento puesto en práctica por ordenador en un sistema informático que incluye un procesador y una memoria, estando destinado el procedimiento para extender unas semánticas […]

Procedimiento de control de acceso de sistema de memoria de doble puerto, del 2 de Noviembre de 2016, de LSIS Co., Ltd: Un procedimiento de control de acceso de un sistema de memoria de doble puerto, comprendiendo el procedimiento: solicitar, mediante un primer procesador , un acceso […]

Arbitrador de espacio de datos, del 14 de Septiembre de 2016, de MICROCHIP TECHNOLOGY INCORPORATED: Un procesador digital, que comprende: un bus maestro (110; M0) por defecto que tiene una prioridad más alta en un modo por defecto; una pluralidad de buses maestros […]

PROCEDIMIENTO Y APARATO PARA LLEVAR A CABO UNA OPERACIÓN ATÓMICA DE SEMÁFORO, del 9 de Enero de 2012, de QUALCOMM INCORPORATED: Un sistema de procesamiento que comprende: un bus (106; 106a, 106b); una región de memoria acoplada al bus; y una pluralidad […]

Otras patentes de QUALCOMM INCORPORATED