Un circuito para compartir memoria.

Un circuito para compartir memoria para compartir una memoria (10,

100, 1000) de un controlador para un sistema de energía eléctrica, el circuito para compartir la memoria comprende:

una pluralidad de unidades (20, 30, 200, 300, 2000, 3000) de procesador,

una memoria (10, 100, 1000); y

una unidad (41, 410, 4100) de circuito lógico; en el que cada una de las unidades (20, 30, 200, 300, 2000, 3000) de procesador incluyen

un búfer (21, 31, 210, 310, 2100, 3100) configurada para ser conectada a la memoria a través de una dirección de memoria intermedia y un bus de datos; y

un procesador (22, 32, 220, 320, 2200, 3200) configurada para conectarse al búfer para acceder a la memoria a través del búfer, el circuito para compartir memoria caracterizado porque búfer y el procesador se configuran para estar emparejados a través de la conexión a un bus de dirección y un bus de datos del procesador, y en el que el bus particular entre estos buses se puede utilizar para recibir y transmitir una señal de solicitud (REQ) de acceso con relación a la memoria; en el que el procesador genera una solicitud (REQ) de acceso en el búfer por anticipado de un acceso a la memoria, y el búfer se conecta a la unidad de circuito lógico configurada para permitir solamente una de las unidades de procesador a la vez para acceder a la memoria al generar un valor lógico de una señal de otorgamiento (GNT) dentro de un procesador (22, 32, 220, 320, 2200, 3200) aplicable para permitir un acceso del procesador aplicable a la memoria y un valor lógico de una señal de habilitación (EN) en un búfer (21, 31, 210, 310, 2100, 3100) aplicable para activar una salida de la solicitud (REQ) de acceso del búfer aplicable, y

en el que la señal de habilitación (EN) de cada uno del búfer y la señal de otorgamiento (GNT) de cada procesador se determina utilizando la señal de solicitud de acceso almacenada en memoria intermedia (REQ) generada desde el búfer hasta la unidad de circuito lógico.

Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E13171403.

Solicitante: LSIS Co., Ltd.

Nacionalidad solicitante: República de Corea.

Dirección: 1026-6, Hogye-Dong Dongan-gu, Anyang-si Gyeonggi-do 431-080 REPUBLICA DE COREA.

Inventor/es: AHN,HONG SEON.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • G06F13/16 SECCION G — FISICA.G06 COMPUTO; CALCULO; CONTEO.G06F TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores en los que una parte del cálculo se efectúa hidráulica o neumáticamente G06D, ópticamente G06E; sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de tratamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16). › para el acceso al bus de memoria (G06F 13/28 tiene prioridad).

PDF original: ES-2658938_T3.pdf

 

  • Fb
  • Twitter
  • G+
  • 📞

Patentes similares o relacionadas:

Esquema de interfaz de DDR de un único canal y de doble canal híbrida mediante intercalado de las señales de dirección/control durante el funcionamiento de doble canal, del 21 de Septiembre de 2018, de QUALCOMM INCORPORATED: Una estructura de memoria, que comprende: un controlador de memoria configurado para recibir una señal de reloj y para ser […]

Procesador digital de señales y método para direccionar una memoria en un procesador digital de señales, del 18 de Octubre de 2017, de MediaTek Sweden AB: Un procesador digital de señales que comprende al menos una unidad funcional, que puede ser una unidad de ejecución de vectores , o un acelerador, […]

Asignación de la semántica RDMA con un dispositivo de almacenamiento de alta velocidad, del 31 de Mayo de 2017, de Microsoft Technology Licensing, LLC: Un procedimiento puesto en práctica por ordenador en un sistema informático que incluye un procesador y una memoria, estando destinado el procedimiento para extender unas semánticas […]

Procedimiento de control de acceso de sistema de memoria de doble puerto, del 2 de Noviembre de 2016, de LSIS Co., Ltd: Un procedimiento de control de acceso de un sistema de memoria de doble puerto, comprendiendo el procedimiento: solicitar, mediante un primer procesador , un acceso […]

Arbitrador de espacio de datos, del 14 de Septiembre de 2016, de MICROCHIP TECHNOLOGY INCORPORATED: Un procesador digital, que comprende: un bus maestro (110; M0) por defecto que tiene una prioridad más alta en un modo por defecto; una pluralidad de buses maestros […]

Gestión de memoria dinámica mejorada con minimización inteligente del consumo de corriente/potencia, del 7 de Septiembre de 2016, de QUALCOMM INCORPORATED: Un procedimiento para realizar la gestión de memoria dinámica, que comprende: obtener un consumo de corriente/potencia en el estado de baja potencia […]

Sistema maestro-esclavo dinámicamente direccionable, así como procedimiento para el direccionamiento dinámico de unidades esclavas, del 13 de Abril de 2016, de EBM-PAPST MULFINGEN GMBH & CO.KG: Sistema maestro-esclavo para la adjudicación dinámica de direcciones de unidades esclavas , que comprende un unidad maestra con una salida […]

PROCEDIMIENTO Y APARATO PARA LLEVAR A CABO UNA OPERACIÓN ATÓMICA DE SEMÁFORO, del 9 de Enero de 2012, de QUALCOMM INCORPORATED: Un sistema de procesamiento que comprende: un bus (106; 106a, 106b); una región de memoria acoplada al bus; y una pluralidad […]