Procedimiento y aparato para habilitar la señalización cooperativa de una interrupción de bus compartido en un sub-sistema de memoria de rangos múltiples.
Un sistema de memoria (400, 700), que comprende:
rangos de memoria primero y segundo (508,
510), teniendo cada uno de los rangos de memoria un dispositivo de memoria (508a, 508b, 510a, 510b); y
un controlador de memoria (502) configurado para habilitar selectivamente uno de los rangos de memoria y escribir datos en el rango de memoria habilitado, teniendo el controlador de memoria líneas primera y segunda, estando cada una acoplada con los rangos de memoria primero y segundo, estando las líneas primera y segunda configuradas para proporcionar una máscara de datos (601, 602, 603, 604) con relación a los datos;
en el que el dispositivo de memoria en el primer rango de memoria está configurado para proporcionar una notificación al controlador de memoria por la primera línea, y el dispositivo de memoria en el segundo rango de memoria está configurado para proporcionar una notificación al controlador de memoria por la segunda línea, y
en el que el dispositivo de memoria en el primer rango de memoria está configurado para no cargar la primera línea, y el dispositivo de memoria en el segundo rango de memoria está configurado para no cargar la segunda línea, cuando el controlador de memoria está escribiendo datos en el rango de memoria habilitado.
Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E13184859.
Solicitante: QUALCOMM INCORPORATED.
Nacionalidad solicitante: Estados Unidos de América.
Dirección: 5775 MOREHOUSE DRIVE SAN DIEGO, CA 92121 ESTADOS UNIDOS DE AMERICA.
Inventor/es: Wolford,Barry Joe, SULLIVAN,JAMES EDWARD JR.
Fecha de Publicación: .
Clasificación Internacional de Patentes:
- G06F13/16 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de procesamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16). › para el acceso al bus de memoria (G06F 13/28 tiene prioridad).
PDF original: ES-2560258_T3.pdf
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