Memoria configurada para proporcionar acceso simultáneo de lectura / escritura a múltiples bancos.
Un procedimiento, que comprende:
proporcionar una memoria de múltiples bancos,
con al menos bancos de memoria primero y segundo;
proporcionar al menos controladores locales primero y segundo adaptados para controlar operaciones de lectura y de escritura en al menos dichos bancos de memoria primero y segundo;
proporcionar un controlador global en comunicación con al menos dichos controladores locales primero y segundo;
proporcionar al controlador global una primera instrucción que comprende una primera dirección de memoria y una primera operación a realizar en la primera dirección de memoria;
proporcionar al controlador global una segunda instrucción que comprende una segunda dirección de memoria y una segunda operación a realizar en la segunda dirección de memoria;
instruir, usando el controlador global, al primer controlador local para realizar la primera operación en la primera dirección de memoria e instruir al segundo controlador local para realizar la segunda operación en la segunda dirección de memoria; y
controlar, usando un temporizador en el controlador global, un intervalo en el que el controlador global envía las instrucciones primera y segunda a los controladores locales primero y segundo.
Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/US2012/065658.
Solicitante: QUALCOMM INCORPORATED.
Nacionalidad solicitante: Estados Unidos de América.
Dirección: 5775 MOREHOUSE DRIVE SAN DIEGO, CA 92121 ESTADOS UNIDOS DE AMERICA.
Inventor/es: PARK,DONGKYU, TERZIOGLU,ESIN.
Fecha de Publicación: .
Clasificación Internacional de Patentes:
- G06F13/16 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de procesamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16). › para el acceso al bus de memoria (G06F 13/28 tiene prioridad).
PDF original: ES-2575095_T3.pdf
Patentes similares o relacionadas:
Circuito integrado foto-repetido con compensación de retardos de propagación de señal, especialmente de señales de reloj, del 22 de Julio de 2020, de Pyxalis: Circuito integrado que comprende N patrones adyacentes, todos idénticos, que corresponden a N circuitos parciales adyacentes idénticos (C1, C2, C3) de rango i = 1 a […]
Técnicas de ahorro de energía para sistemas de memoria, del 22 de Abril de 2020, de QUALCOMM INCORPORATED: Un procesador central , que comprende: una interfaz de capa física, PHY, configurada para acoplarse a una pluralidad de carriles de datos de un […]
Método y dispositivo para procesar datos, del 12 de Junio de 2019, de ZTE CORPORATION: Un método para procesar datos, que comprende: después de recibir datos introducidos por un bus de datos, de acuerdo con una indicación de destino de los datos y una indicación […]
Sincronización de actualización automática dirigida, del 5 de Junio de 2019, de QUALCOMM INCORPORATED: Un procedimiento, mediante un módulo de memoria y un controlador , de actualización de una pluralidad de bancos de memoria , que comprende: aceptar […]
Memoria configurada para proporcionar acceso simultáneo de lectura/escritura a múltiples bancos, del 19 de Febrero de 2019, de QUALCOMM INCORPORATED: Un dispositivo, que comprende: una memoria de múltiples bancos con al menos bancos de memoria primero y segundo ; al menos controladores […]
Controlador de acceso a memoria, sistemas y procedimientos para optimizar los tiempos de acceso a memoria, del 9 de Enero de 2019, de QUALCOMM INCORPORATED: Un controlador de memoria , que comprende: un controlador configurado para acceder al menos a una ubicación de memoria correspondiente […]
Esquema de interfaz de DDR de un único canal y de doble canal híbrida mediante intercalado de las señales de dirección/control durante el funcionamiento de doble canal, del 21 de Septiembre de 2018, de QUALCOMM INCORPORATED: Una estructura de memoria, que comprende: un controlador de memoria configurado para recibir una señal de reloj y para ser […]
Un circuito para compartir memoria, del 3 de Enero de 2018, de LSIS Co., Ltd: Un circuito para compartir memoria para compartir una memoria de un controlador para un sistema de energía eléctrica, el circuito para compartir […]