Reconocedor reconfigurable de patrones de bits basado en jerarquía de memoria.
Reconocedor reconfigurable de patrones de bits basado en jerarquía de memoria que comprende una pluralidad de circuitos digitales organizados en dos niveles de memoria:
principal y secundaria. El reconocedor de la invención permite identificar un conjunto determinado de patrones de bits a partir de una secuencia de bits de entrada así como modificar dinámicamente los patrones a reconocer. El circuito que constituye la memoria principal implementa una máquina de estados genérica que puede reconocer cualquier secuencia de dos bits (subFSM). El circuito que constituye la memoria secundaria almacena todas las subFSM necesarias para reconocer un conjunto de patrones de bits dado. Estas subFSM son transferidas a memoria principal cuando son requeridas por la secuencia de bits de entrada al reconocedor.
Tipo: Patente de Invención. Resumen de patente/invención. Número de Solicitud: P201400907.
Solicitante: UNIVERSIDAD DE SEVILLA.
Nacionalidad solicitante: España.
Provincia: SEVILLA.
Inventor/es: SENHADJI NAVARRO,Raouf, GARCÍA VARGAS,Ignacio.
Fecha de Publicación: .
Clasificación Internacional de Patentes:
- G06F7/02 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 7/00 Métodos o disposiciones para el procesamiento de datos actuando sobre el orden o el contenido de los datos tratados (circuitos lógicos H03K 19/00). › Comparación de valores digitales (G06F 7/06, G06F 7/38 tienen prioridad).
PDF original: ES-2569129_A1.pdf
PDF original: ES-2569129_B2.pdf
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