Dispositivo en cascada de cadena de margarita.

Un dispositivo semiconductor (410a, ..., 410d) que comprende:

memoria;

circuitos de entrada de reloj configurados para recibir una señal de reloj (SCLK);

circuitos de datos configurados para recibir datos de entrada (SI);

recibir una primera señal de habilitación de entrada (IPE);

recibir una primera señal de habilitación de salida (OPE);

entregar una segunda señal de habilitación de entrada (IPEQ) derivada de la primera señal de habilitación deentrada, desde el dispositivo (410a, ..., 410d);

recibir los datos de entrada (SI) en sincronización con la señal de reloj (SCLK) cuando se afirma la primera señal dehabilitación de entrada (IPE);

caracterizado porque está configurado adicionalmente para

entregar una segunda señal de habilitación de salida (OPEQ) obtenida a partir de la primera señal de habilitación desalida, desde el dispositivo (410a,..., 410d); y

transmitir datos de salida (SO) en sincronización con la señal de reloj (SCLK) cuando se afirma a la primera señal dehabilitación de salida (OPE).

Dispositivos en cascada de cadena de margarita.

ANTECEDENTES DE LA INVENCIÓN

Los sistemas informáticos actuales pueden encontrarse en casi todas partes y se han introducido en muchos dispositivos que la sociedad utiliza a diario, tales como teléfonos móviles, ordenadores portátiles, automóviles, dispositivos médicos, ordenadores personales y así sucesivamente. En general, la sociedad ha depositado mucha confianza en los sistemas informáticos para manejar tareas diarias, tales como tareas simples como llevar el saldo de chequeras hasta tareas relativamente complejas, tales como predecir el tiempo. A medida que la tecnología progresa, cada vez más tareas se migran a sistemas informáticos. A su vez, esto hace que la sociedad confíe cada vez más en estos sistemas.

Un sistema informático típico comprende una placa base y opcionalmente uno o varios dispositivos periféricos, tales comunidades de visualización, unidades de almacenamiento y similares. La placa base puede contener uno o varios procesadores, un subsistema de memoria y otra lógica, tal como interfaces de dispositivos en serie, controladores dispositivos de red, controladores de disco duro y similares.

El tipo de procesadores que se utilizan en una placa base particular depende habitualmente del tipo de tareas llevadas a cabo por el sistema. Por ejemplo, un sistema que realiza un conjunto limitado de tareas, tales como monitorizar las emisiones generadas por el motor de un automóvil y regular una mezcla de aire/combustible para asegurar que el motor está quemando por completo el combustible, puede utilizar un simple procesador especializado, que está adaptado para realizar estas tareas. Por otra parte, un sistema que lleva a cabo muchas tareas diferentes, tales como administrar muchos usuarios y ejecutar muchas aplicaciones diferentes, puede utilizar uno o varios procesadores complejos cuya naturaleza es de propósito general, configurados para realizar cálculos de alta velocidad y manipular datos a efectos de minimizar el tiempo de respuesta para dar servicio a las solicitudes de los usuarios.

El subsistema de memoria es un almacenamiento que contiene información (por ejemplo, instrucciones, valores de datos) utilizados por los procesadores. El subsistema de memoria comprende habitualmente lógica del controlador y uno o varios dispositivos de memoria. La lógica del controlador está configurada para interconectar los dispositivos de memoria con los procesadores, y permitir que los procesadores almacenen información en los dispositivos de memoria y la recuperen de los mismos. Los dispositivos de memoria contienen la propia información.

Tal como con los procesadores, el tipo de dispositivos utilizados en un subsistema de memoria se rige a menudo por el tipo de tareas llevadas a cabo por el sistema informático. Por ejemplo, un sistema informático puede tener la tarea de tener que arrancar sin la ayuda de una unidad de disco y ejecutar un conjunto de rutinas de software que no cambian con frecuencia. En este caso, el subsistema de memoria puede utilizar dispositivos no volátiles, tales como dispositivos de memoria flash, para almacenar las rutinas de software. Otros sistemas informáticos pueden ejecutar tareas muy complejas que requieren un enorme almacenamiento de datos de alta velocidad para contener gran cantidad de información. En este caso, el subsistema de memoria puede utilizar dispositivos de memoria dinámica de acceso aleatorio (DRAM, Dynamic Random Access Memor y ) de alta velocidad y alta densidad para almacenar gran cantidad de información.

Actualmente, los dispositivos de disco duro tienen altas densidades que pueden almacenar de 20 a 40 gigabytes de datos, pero son relativamente voluminosos. Sin embargo, la memoria flash, conocida asimismo como unidad de estado sólido, es popular debido a su alta densidad, no volatilidad y pequeño tamaño en relación con los dispositivos de disco duro. La tecnología de la memoria flash se basa en las tecnologías EPROM y EEPROM . El término "flash" se eligió debido a que podían borrarse a la vez un gran número de celdas de memoria, a diferencia de las EEPROMs, en las que cada octeto se borraba individualmente. La aparición de celdas multinivel (MLC, multi-level cells) incrementa adicionalmente la densidad de la mejoría flash en relación con las celdas de un solo nivel. Los expertos en la materia comprenderán que la memoria flash puede configurarse como flash NOR o flash NAND, teniendo la flash NAND una mayor densidad, por área dada, debido a su estructura de matriz de memoria más compacta. Con el propósito de la siguiente descripción, deberá entenderse que las referencias a memoria flash lo son a NOR o NAND, o a otro tipo de memoria flash.

A menudo, los dispositivos en un subsistema de memoria están interconectados utilizando un esquema de interconexión en paralelo. Este esquema implica interconectar los dispositivos de tal modo que la información de dirección y de datos y las señales de control se acoplan a los dispositivos en paralelo. Cada dispositivo puede incorporar múltiples entradas/salidas para acomodar la transferencia en paralelo de la información de datos y direcciones, así como señales de control para los dispositivos.

El documento US 2004/0148482 A1, que es la base del preámbulo de las reivindicaciones independientes 1 y 20, describe un sistema de memoria con una serie de dispositivos de memoria y un controlador de memoria. Los dispositivos de memoria están acoplados entre sí en cadena. El controlador de memoria está acoplado a la cadena y configurado para entregar una orden de acceso de memoria que es recibida por cada uno de los dispositivos de memoria de la cadena, y que selecciona para su acceso un conjunto de dos o más de los dispositivos de memoria.

RESUMEN DE LA INVENCIÓN

Una deficiencia asociada con la utilización de interconexiones en paralelo en un subsistema de memoria es que estos tienden a requerir un gran número de interconexiones entre los dispositivos, para transferir información y señales a los dispositivos en paralelo. Esto se añade a la complejidad de las placas que implementan estos subsistemas. Además, efectos indeseables asociados con un gran número de interconexiones, tales como las interferencias, tienden a limitar el rendimiento de estos subsistemas. Además, el número de dispositivos incorporados en estos subsistemas puede estar limitado debido al retardo de propagación de las señales transportadas mediante las interconexiones.

Las técnicas descritas en el presente documento superan las deficiencias anteriores, dando a conocer una técnica para acoplar dispositivos en una disposición en cascada de cadena de margarita que utiliza menos conexiones y más cortas que las implementaciones de interconexión en paralelo. Configurar dispositivos en la disposición de cadena de margarita puede permitir que los dispositivos funcionen a velocidades superiores que en las implementaciones de la interconexión en paralelo, debido a que la utilización de menos interconexiones y más cortas hace que la implementación global sea menos vulnerable a efectos indeseables, tales como retardo de propagación e interferencia. Además, menos conexiones y más cortas tienden a reducir la complejidad de la implementación. Esta complejidad reducida permite además que un subsistema que contiene los dispositivos sea implementado en un área menor, permitiendo por lo tanto que el subsistema ocupe un espacio menor.

Mediante las reivindicaciones independientes 1 y 20 se define un aspecto más general de la invención.

De acuerdo con aspectos de las técnicas descritas en el presente documento, los dispositivos están acoplados en una disposición en cascada de cadena de margarita, de manera que las salidas de un dispositivo anterior en la cascada de cadena de margarita están acoplados a las entradas del siguiente dispositivo posterior en la cadena de margarita, a efectos de acomodar la transferencia de información (por ejemplo, información de datos, direcciones y órdenes) y señales de control (por ejemplo, señales de habilitación) desde el dispositivo anterior al dispositivo posterior.

En una realización de las técnicas, cada dispositivo en la cascada de cadena de margarita comprende una entrada en serie (SI, serial input) y una salida en serie (SO, serial output) . Se introduce información a un dispositivo a través de su SI. Asimismo, la información es entregada desde el dispositivo a través de su SO. La SO de un dispositivo en la cascada de cadena de margarita está acoplada a la SI del siguiente dispositivo en la cascada de cadena de margarita. En los dispositivos se disponen circuitos para permitir que la información introducida a un dispositivo anterior en la cascada de cadena de margarita... [Seguir leyendo]

1. Un dispositivo semiconductor (410a, ..., 410d) que comprende: memoria; circuitos de entrada de reloj configurados para recibir una señal de reloj (SCLK) ; circuitos de datos configurados para recibir datos de entrada (SI) ; recibir una primera señal de habilitación de entrada (IPE) ; recibir una primera señal de habilitación de salida (OPE) ; entregar una segunda señal de habilitación de entrada (IPEQ) derivada de la primera señal de habilitación de

entrada, desde el dispositivo (410a, ..., 410d) ;

recibir los datos de entrada (SI) en sincronización con la señal de reloj (SCLK) cuando se afirma la primera señal de habilitación de entrada (IPE) ; caracterizado porque está configurado adicionalmente para entregar una segunda señal de habilitación de salida (OPEQ) obtenida a partir de la primera señal de habilitación de salida, desde el dispositivo (410a, …, 410d) ; y transmitir datos de salida (SO) en sincronización con la señal de reloj (SCLK) cuando se afirma a la primera señal de habilitación de salida (OPE) .

2. El dispositivo semiconductor acorde con la reivindicación 1, en el que los circuitos de datos comprenden: circuitos de entrada de datos configurados para recibir los datos de entrada; y circuitos de salida de datos configurados para transmitir los datos de salida.

3. El dispositivo semiconductor acorde con la reivindicación 2, en el que:

los circuitos de entrada de datos comprenden circuitos de captura de datos configurados para capturar los datos de entrada en sincronización con la señal de reloj; y

los circuitos de salida de datos comprenden circuitos de transmisión de datos configurados para transmitir los datos de salida en sincronización con la señal de reloj.

4. El dispositivo semiconductor acorde con la reivindicación 3, en el que:

los circuitos de captura de datos están configurados para almacenar en la memoria los datos de entrada capturados; y la sincronización de datos se lleva a cabo con la señal de reloj.

5. El dispositivo semiconductor acorde con la reivindicación 2, en el que: los circuitos de entrada de datos están configurados para recibir los datos de entrada que tienen un bit de entrada; y los circuitos de salida de datos están configurados para transmitir los datos de salida que tienen un bit de salida.

6. El dispositivo semiconductor acorde con la reivindicación 2, en el que: los circuitos de entrada de datos están configurados para recibir los datos de entrada que tienen un bit; y los circuitos de salida de datos están configurados para transmitir los datos de salida que tienen un bit.

7. El dispositivo semiconductor acorde con la reivindicación 6, en el que: cada uno de los datos de entrada y los datos de salida comprenden un sólo bit a la vez.

8. El dispositivo semiconductor acorde con cualquiera de las reivindicaciones 3 a 4, en el que:

los circuitos de captura de datos están configurados para capturar los datos de entrada una vez durante cada periodo de la señal de reloj; y

los circuitos de transmisión de datos están configurados para transmitir los datos de salida una vez durante cada periodo de la señal de reloj.

9. El dispositivo semiconductor acorde con cualquiera de las reivindicaciones 3 a 4, en el que:

los circuitos de captura de datos están configurados para capturar los datos de entrada dos veces durante cada periodo de la señal de reloj; y

la transmisión de datos está configurada para transmitir los datos de salida dos veces durante cada periodo de la señal de reloj.

10. El dispositivo semiconductor acorde con cualquiera de las reivindicaciones 2 a 9, que comprende además:

circuitos de salida de reloj configurados para entregar una señal de reloj de salida en respuesta a la señal de reloj de entrada, siendo transmitidos los datos de salida en sincronización con la señal de reloj de salida.

11. El dispositivo semiconductor acorde con la indicación 10, que comprende además circuitos de ajuste de retardo configurados para ajustar un retardo del reloj de entrada.

12. El dispositivo semiconductor acorde con la reivindicación 11, en el que los circuitos de ajuste de retardo comprenden un bucle de enganche de retardo.

13. El dispositivo semiconductor acorde con cualquiera de las reivindicaciones 1 a 12, en el que la memoria comprende una memoria no volátil.

14. El dispositivo semiconductor acorde con la reivindicación 13, en el que la memoria no volátil comprende una memoria flash.

15. Un sistema que comprende: un controlador configurado para enviar datos de entrada y una señal de reloj; una disposición que incluye una serie de dispositivos semiconductores, estando definidos cada uno mediante

cualquiera de las reivindicaciones 1 a 14; y transmitiendo uno de dicha serie de dispositivos semiconductores los datos de salida a un siguiente dispositivo semiconductor de dicha serie de dispositivos semiconductores.

16. El sistema acorde con la reivindicación 15, en el que cada uno de dicha serie de dispositivos semiconductores está configurado para recibir la señal de reloj procedente del controlador.

17. El sistema acorde con la reivindicación 15 o la reivindicación 16, en el que dicha serie de dispositivos semiconductores incluye por lo menos un primer y un segundo dispositivos semiconductores, estando configurados los circuitos de datos del primer dispositivo semiconductor para recibir los datos de entrada y la señal de reloj desde el controlador.

18. El sistema acorde con la reivindicación 17, en el que

los circuitos de datos del segundo dispositivo semiconductor están configurados para recibir los datos de salida y la señal de reloj directa o indirectamente desde el controlador de memoria.

19. El sistema acorde con cualquiera de las reivindicaciones 15 a 18, en el que los circuitos de datos del segundo dispositivo semiconductor están configurados para transmitir los datos de salida al controlador.

20. Un método para acceder a una memoria en un dispositivo semiconductor (410a, ..., 410d) , que comprende: recibir una señal de reloj (SCLK) ; recibir datos de entrada (SI) ; recibir una primera señal de habilitación de entrada (IPE) ;

entregar una segunda señal de habilitación de entrada (IPEQ) derivada de la primera señal de habilitación de entrada, desde el dispositivo (410a, ..., 410d) ;

recibir una primera señal de habilitación de salida (OPE) ; recibir datos de entrada (SI) en sincronización con la señal de reloj (SCLK) cuando se afirma la primera señal de habilitación de entrada (IPE) ;

caracterizado por

entregar una segunda señal de habilitación de salida (OPEQ) obtenida a partir de la primera señal de habilitación de salida, desde el dispositivo (410a, …, 410d) ; y transmitir datos de salida (SO) en sincronización con la señal de reloj (SCLK) cuando se afirma a la primera señal de habilitación de salida (OPE) .

21. El método acorde con la reivindicación 20, en el que: la etapa de recibir datos de entrada comprende capturar los datos de entrada; y realizándose cada uno de capturar los datos de entrada y transmitir los datos de salida, una o dos veces durante cada periodo de la señal de reloj.

22. El método acorde con cualquiera de las reivindicaciones 20 a 21, que comprende:

entregar una señal de reloj de salida en respuesta a la señal de reloj, siendo transmitidos los datos de salida en sincronización con la señal de reloj de salida.

23. El método acorde con la reivindicación 22, en el que la etapa de entrega comprende: regular un retardo de la señal de reloj para entregar la señal de reloj de salida.