(11/10/2018) Dispositivo para el procesamiento de cuadros de datos en serie, que comprende una unidad de convertidor en serie-paralelo , una unidad de evaluación y al menos dos registros de datos , en el que • a la unidad de convertidor en serie-paralelo se alimentan cuadros de datos en serie (F, F1-F9) y desde la unidad de convertidor en serie-paralelo se convierten bloques de datos en serie (A, B, P1, P2A, P2B, P2C), que están contenidos en los cuadros de datos en serie (F, F1-F9), en bloques de datos paralelos (A, B, P1, P2A, P2B, P2C) y se pueden emitir a los registros de datos , • los bloques de datos paralelos (A, B, P1, P2A, P2B, P2C) se pueden registrar en los registros de datos y se pueden emitir desde éstos para el procesamiento…

(12/02/2014) Un sistema digital, que comprende una memoria que usa un bus de nodo único, de datos, direcciones y control, que comprende: una matriz de memoria adaptada para su acoplamiento a la alimentación eléctrica (VDD) y a puesta a tierra (VSS) ; en donde, la matriz de memoria está encapsulada en un encapsulado de circuito integrado de baja cuenta de terminales (SO 2. 3, SO 2. 5) ; y un bus de nodo único de datos, direcciones y control acoplado a dicha matriz de memoria , en el que la matriz de memoria tiene un controlador de bus activo de conducción hacia arriba y conducción hacia abajo para controlar el bus de nodo único de datos, direcciones y control y en el que la red de memoria sincroniza una señal de reloj…

(06/11/2013) Un circuito de terminación para proporcionar terminación en troquel para un terminal de undispositivo semiconductor , en el que el terminal está conectado a una parte interna deldispositivo semiconductor , el circuito de terminación comprendiendo: - una pluralidad de transistores conectados entre el terminal y una fuente dealimentación , la pluralidad de transistores incluyendo al menos un transistor NMOS y al menos un transistor PMOS ; - circuitería de control (528A; 528B) para accionar una puerta de cada uno de los al menos un transistorNMOS con una correspondiente tensión de puerta NMOS (EN_506, EN_508) y para accionar unapuerta de cada uno de los al menos un transistor PMOS con una correspondiente tensión depuerta PMOS (EN_502, EN_504), la circuitería de control (528A;…

(18/09/2013) Un sistema que comprende una pila incluyendo: un primer dispositivo de memoria ; un segundo dispositivo de memoria ; opcionalmente, dispositivos de memoria adicionales ; un controlador acoplado eléctricamente al primer dispositivo de memoria; donde - cada uno de dichos dispositivos de memoria comprende contactos de entrada en serie (D0-D7, CSI, DSI) y contactos de salida en serie (Q0-7, CSO, DSO), los contactos de salida en serie estando separados de los contactos de entrada en serie y todos los dispositivos de memoria 15 teniendo una misma configuración de la disposición de entrada/salida, - el segundo dispositivo de memoria en la pila se fija como un dispositivo de memoria sucesivo al primer dispositivo de memoria y rotacionalmente desplazado…

(21/08/2013) Un procedimiento para dotar a un paquete de Circuito Integrado (IC) con una funcionalidad de microcontrolador,que comprende: dotar a un chip de IC dentro de dicho paquete de IC con un núcleo de microcontrolador que pre-senta un bus de datos de n-bits, una memoria acoplada con dicho núcleo de microcontrolador y un pluralidadde bloques funcionales acoplados con dicho núcleo de microcontrolador; dotar a dicho paquete de IC de una pluralidad de clavijas eléctricamente acopladas a dicho chip de IC, en el que un número total de clavijas de dicho paquete de IC es inferior o igual a n;caracterizado por, la provisión de al menos una de dicha pluralidad de clavijas como una clavija multifunción eléctricamenteacoplada…

(04/06/2013) Un dispositivo semiconductor (410a, ..., 410d) que comprende: memoria; circuitos de entrada de reloj configurados para recibir una señal de reloj (SCLK); circuitos de datos configurados para recibir datos de entrada (SI); recibir una primera señal de habilitación de entrada (IPE); recibir una primera señal de habilitación de salida (OPE); entregar una segunda señal de habilitación de entrada (IPEQ) derivada de la primera señal de habilitación deentrada, desde el dispositivo (410a, ..., 410d); recibir los datos de entrada (SI) en sincronización con la señal de reloj (SCLK) cuando se afirma la primera señal dehabilitación de entrada (IPE); caracterizado porque está configurado adicionalmente para entregar una segunda señal de habilitación de salida (OPEQ) obtenida a partir de la primera señal de habilitación desalida,…

(12/09/2012) Un sistema que tiene una pluralidad de dispositivos conectados en serie que incluyen por lo menosprimeros y segundos dispositivos, caracterizado porque: el primer dispositivo incluye una primera entrada (SI) configurada para recibir datos de entrada, una segunda entrada (IPE) configurada para recibir una primera señal que permite entrada,una tercera entrada (OPE) configurada para recibir una primera señal que permite salida que se fija a un primer nivellógico para una duración de tiempo, una primera salida (SO) configurada para enviar datos de salida para la duración de tiempo en respuesta a laprimera señal que permite salida en el primer nivel lógico para la duración de tiempo,una segunda salida (IPEQ) configurada para enviar una…