Dispositivo de Cascada de Cadena Tipo Margarita.

Un sistema que tiene una pluralidad de dispositivos conectados en serie que incluyen por lo menosprimeros y segundos dispositivos,

caracterizado porque:

el primer dispositivo incluye

una primera entrada (SI) configurada para recibir datos de entrada,

una segunda entrada (IPE) configurada para recibir una primera señal que permite entrada,una tercera entrada (OPE) configurada para recibir una primera señal que permite salida que se fija a un primer nivellógico para una duración de tiempo,

una primera salida (SO) configurada para enviar datos de salida para la duración de tiempo en respuesta a laprimera señal que permite salida en el primer nivel lógico para la duración de tiempo,una segunda salida (IPEQ) configurada para enviar una segunda señal que permite entrada derivada de la primeraseñal que permite entrada, y

una tercera salida (OPEQ) configurada para enviar una segunda señal que permite salida derivada de la primeraseñal que permite salida;

el segundo dispositivo incluye una primera entrada (SI) configurada para recibir los datos de salida del primerdispositivo como datos de entrada,

una segunda entrada (IPE) configurada para recibir la segunda señal que permite entrada enviada por el primerdispositivo; y

enviar los datos de salida mediante el primer dispositivo en respuesta a la primera señal que permite salida y recibirlos datos de salida mediante el segundo dispositivo en respuesta a la segunda señal que permite entrada sesincronicen con una señal de reloj.

Dispositivos en Cascada de Cadena Tipo Margarita Antecedentes de la invención Hoy en día los sistemas basados en ordenadores se pueden encontrar en casi cualquier parte y han hecho incursiones en muchos dispositivos que son utilizados por la sociedad cotidianamente, tal como teléfonos celulares, ordenadores portátiles, automóviles, dispositivos médicos, ordenadores personales, etc. En general, la sociedad ha deposita mucha confianza en los sistemas basados en ordenadores para manejar tareas diarias tal como tareas simples como conciliar cuentas corrientes hasta tareas relativamente complejas tales como predecir el clima. En la medida en que mejora la tecnología, más y más tareas migran hacia los sistemas basados en ordenadores. Esto, a su vez, hace que la sociedad se vuelva cada vez más dependiente de estos sistemas.

Un sistema basados en ordenador normal comprende una tarjeta de sistema y opcionalmente uno o más dispositivos periféricos, tales como unidades de visualización, unidades de almacenamiento y similares. El tarjeta de sistema puede contener uno o más procesadores, un subsistema de memoria y otros subsistemas lógicos, tal como interfaces de dispositivo en serie, controladores de dispositivo de red, controladores de disco duro y similares.

El tipo de procesadores que se empelan en una tarjeta de sistema particular depende usualmente del tipo de tareas realizadas por el sistema. Por ejemplo, un sistema que realiza un grupo de tareas limitado, tal como supervisar emisiones generadas por un motor de automóvil y ajustar una mezcla de aire/combustible para asegurar que el motor está quemando el combustible completamente puede emplear un simple procesador especializado que está dirigido a realizar dichas tareas. De otra parte, un sistema que realiza muchas tareas diferentes, tal como gestionar

muchos usuarios y ejecutar muchas aplicaciones diferentes, puede emplear uno o más procesadores complejos que tienen naturaleza de propósito general, configurado para realizar cálculos a alta velocidad y manipular datos para minimizar el tiempo de respuesta para servir a las solicitudes de los usuarios.

El subsistema de memoria es un almacenamiento que tiene información (por ejemplo, instrucciones, valores de datos) utilizada por los procesadores. El subsistema de memoria comprende normalmente un controlador lógico y

uno o más dispositivos de memoria. El controlador lógico normalmente se configura para estar en interfaz con los dispositivos de memoria con los procesadores y permitir que los procesadores almacenen y recuperan información hacia y desde los dispositivos de memoria. Los dispositivos de memoria poseen la información actual.

Como los procesadores, el tipo de dispositivos empleados en un subsistema de memoria es frecuentemente dirigido por el tipo de tareas realizadas por el sistema de ordenador. Por ejemplo, un sistema de ordenador puede tener la 30 tarea de tener que arrancar sin la asistencia de una unidad de disco y realizar un grupo de rutinas de software que no cambian frecuentemente. Aquí, el subsistema de memoria puede emplear dispositivos no volátiles, tal como dispositivos de memoria flash, para almacenar las rutinas de software. Otros sistemas de ordenador pueden ejecutar muchas tareas complejas que requieren un gran almacenamiento de datos a alta velocidad para alojar grandes cantidades de información. Aquí, el subsistema de memoria puede emplear dispositivos de Memoria de Acceso de Aleatorio Dinámico (DRAM) de alta densidad y alta velocidad para almacenar grandes cantidades de información.

Actualmente, las unidades de disco duro tienen altas densidades que pueden almacenar 20 a 40 Gigabytes de datos, pero son relativamente voluminosos. Sin embargo, la memoria flash, también conocida como unidades de estado sólido, es popular debido a su alta densidad, no volatilidad, y tamaño relativamente pequeño en comparación con las unidades de disco duro. La tecnología de memoria flash se basa en tecnologías EPROM y EEPROM. El 40 término "flash" se seleccionó debido a que un gran número de celdas de memoria se pueden borrar de una vez como se distingue de las EEPROM, en donde cada byte se borra individualmente. El advenimiento de celdas multinivel (MLC) aumenta adicionalmente la densidad de la memoria flash con relación a celdas de único nivel. Aquellos expertos en la técnica comprenderán que la memoria flash se puede configurar como NOR Flash o NAND Flash, esta última tiene mayor densidad por área dada debido a su estructura de matriz de memoria más compacta.

Con el propósito de discusión adicional, las referencias a la memoria flash se deben entender como NOR o NAND u otro tipo de memoria flash.

Los dispositivos en un subsistema de memoria se interconectan frecuentemente utilizando un esquema de interconexión en paralelo. Este esquema implica interconectar los dispositivos en una forma tal que la información de datos y direcciones y señales de control se acoplan a los dispositivos en una forma en paralelo. Cada dispositivo 50 puede incorporar múltiples entradas/salidas para acomodar la transferencia en paralelo de información de dirección y datos así como las señales de control a los dispositivos.

La técnica anterior más cercana el documento US 2004/0148482 A1 describe memorias reivindicadas tipo margarita con habilitación de entrada, reloj y comandos para habilitación de salida.

Resumen de la invención Un inconveniente asociado con la utilización de interconexiones en paralelo en un subsistema de memoria es que tienden a requerir un gran número de interconexiones entre los dispositivos con el fin de transferir información y señales a los dispositivos en paralelo. Esto se agrega a la complejidad de las tarjetas que implementan estos subsistemas. Más aún, los efectos indeseados asociados con grandes números de interconexiones, tal como diafonía, tienden a limitar el desempeño de estos subsistemas. Adicionalmente, el número de dispositivos incorporados en estos subsistemas se puede limitar debido al retardo de propagación de señales llevadas por las interconexiones.

Las técnicas descritas aquí superan los inconvenientes anteriores al proporcionar una técnica para acoplar dispositivos en una disposición en cascada de cadena tipo margarita en serie que emplea menos conexiones y más cortas que las implementaciones de interconexión en paralelo. La configuración de los dispositivos en la disposición en cascada de cadena tipo margarita puede permitir a los dispositivos ser operados a mayores velocidades que las implementaciones de interconexión en paralelo debido a que utilizan menos interconexiones y más cortas que hacen la implementación general menos vulnerable a efectos indeseados, tal como retardo de propagación y diafonía. Más aún, menores conexiones y más cortas tienden a reducir la complejidad de la implementación. Esto reduce la complejidad permite adicionalmente a un subsistema contener los dispositivos que se van a implementar en un área más pequeña permitiendo así que el subsistema ocupe una huella de memoria más pequeña.

La invención se describe en las reivindicaciones 1 y 13.

De acuerdo con los aspectos de las técnicas descritas aquí, los dispositivos se acoplan en una disposición en cascada de cadena tipo margarita de tal manera que las salidas de un dispositivo anterior en la cascada de cadena tipo margarita se acoplan a las entradas del siguiente dispositivo en la cadena tipo margarita para acomodar la transferencia de información (por ejemplo, datos, direcciones e información de comandos) y señales de control (por ejemplo, señales de habilitación) desde el dispositivo anterior al siguiente dispositivo.

En una realización de las técnicas, cada dispositivo en la cascada de cadena tipo margarita comprende una entrada en serie (SI) y una salida en serie (SO) . La información se ingresa a un dispositivo a través de su SI. De la misma manera, la información es sacada desde el dispositivo a través de su SO. El SO de un dispositivo en la cascada de cadena tipo margarita que se acopla al SI del siguiente dispositivo en la cascada de cadena tipo margarita. El circuito se proporciona en los dispositivos para permitir entrada de información a un dispositivo anterior en la cascada de cadena tipo margarita a través de su SI que pasa a través del dispositivo y sale del dispositivo a través de su SO. La información se transfiere luego al SI del siguiente dispositivo en la cascada de cadena tipo margarita a través de la conexión entre el SO del dispositivo anterior y el SI del siguiente dispositivo. La información transferida luego se puede ingresar al siguiente dispositivo a través de su SI.

Adicionalmente, una señal de reloj se acopla a los dispositivos en la... [Seguir leyendo]

1. Un sistema que tiene una pluralidad de dispositivos conectados en serie que incluyen por lo menos primeros y segundos dispositivos, caracterizado porque: el primer dispositivo incluye una primera entrada (SI) configurada para recibir datos de entrada,

una segunda entrada (IPE) configurada para recibir una primera señal que permite entrada, una tercera entrada (OPE) configurada para recibir una primera señal que permite salida que se fija a un primer nivel lógico para una duración de tiempo,

una primera salida (SO) configurada para enviar datos de salida para la duración de tiempo en respuesta a la

primera señal que permite salida en el primer nivel lógico para la duración de tiempo, una segunda salida (IPEQ) configurada para enviar una segunda señal que permite entrada derivada de la primera señal que permite entrada, y

una tercera salida (OPEQ) configurada para enviar una segunda señal que permite salida derivada de la primera

señal que permite salida; el segundo dispositivo incluye una primera entrada (SI) configurada para recibir los datos de salida del primer dispositivo como datos de entrada,

una segunda entrada (IPE) configurada para recibir la segunda señal que permite entrada enviada por el primer

dispositivo; y enviar los datos de salida mediante el primer dispositivo en respuesta a la primera señal que permite salida y recibir los datos de salida mediante el segundo dispositivo en respuesta a la segunda señal que permite entrada se sincronicen con una señal de reloj.

2. El sistema de la reivindicación 1, en donde la señal de reloj es una señal de reloj común.

3. El sistema de la reivindicación 1, en donde el primer dispositivo se configura para:

recibir una señal de reloj de entrada que corresponde a la señal de reloj; y

en respuesta a la señal de reloj de entrada recibida, generar una señal de reloj de salida al segundo dispositivo, la sincronización se realiza mediante los primeros y segundos dispositivos en respuesta a la señal de reloj de entrada y la señal de reloj de salida respectivamente.

4. El sistema de una cualquiera de las reivindicaciones 2 a 3, en donde la sincronización se realiza en respuesta a uno cualquiera o ambos de los bordes de subida y bajada de un ciclo de reloj de la señal de reloj.

5. El sistema de una cualquiera de las reivindicaciones 1 a 4, en donde el segundo dispositivo incluye adicionalmente:

una primera salida configurada para enviar datos de salida; y

una segunda salida configurada para enviar una segunda señal que permite la entrada derivada de la primera señal que permite la entrada del segundo dispositivo.

6. El sistema de una cualquiera de las reivindicaciones 1 a 5, en donde cada uno de los primeros y segundos dispositivos posee un número de identificación de dispositivo.

7. El sistema de la reivindicación 6, en donde cada uno de los primeros y segundos dispositivos se configura para analizar un campo de dirección del dispositivo objetivo de los datos de entrada recibidos para determinar sí el primer o segundo dispositivos es un dispositivo objetivo al correlacionar el dispositivo objetivo dirigido con los números de identificación de dispositivo de los primeros y segundos dispositivos.

8. El sistema de la reivindicación 7, en donde cada uno de los primeros y segundos dispositivos se configura adicionalmente para analizar el campo de dirección del dispositivo objetivo antes de procesar cualesquier datos de entrada recibidos adicionales.

9. El sistema de la reivindicación 8, en donde cada uno de los primeros y segundos dispositivos se configura adicionalmente para ignorar los datos de entrada si el dispositivo no es el dispositivo objetivo.

10. El sistema de la reivindicación 1, en donde:

el segundo dispositivo incluye adicionalmente una tercera entrada configurada para recibir una primera señal que permite salida que corresponde a la segunda señal que permite salida enviada por el primer dispositivo.

11. El sistema de la reivindicación 1, en donde el primer dispositivo incluye adicionalmente: memoria; circuito configurado para recibir los datos de entrada en la primera entrada y transferir los datos de entrada a la

memoria, y transferir datos de salida a la primera salida; y circuito configurado para controlar la transferencia de datos entre la primera entrada y la memoria y entre la primera entrada y la primera salida.

12. El sistema de una cualquiera de las reivindicaciones 1 a 4, en donde

el primer dispositivo incluye adicionalmente memoria y un primer identificador de dispositivo;

el primer dispositivo se configura para recibir los datos de entrada en la primera entrada desde una fuente externa y enviar los datos de salida desde la primera salida, los datos de entrada y los datos de salida contienen información de dirección del dispositivo objetivo, el primer dispositivo procesa los datos de entrada si la dirección del dispositivo objetivo se correlaciona con el primer identificador de dispositivo;

el segundo dispositivo incluye adicionalmente un segundo identificador de dispositivo;

la primera entrada del segundo dispositivo se configura para comunicarse con la primera salida del primer dispositivo; y el segundo dispositivo se configura para recibir los datos de salida del primer dispositivo en la primera entrada del segundo dispositivo y procesar los datos de salida si la dirección del dispositivo objetivo se correlaciona con el segundo identificador de dispositivo.

13. El sistema de la reivindicación 12, en donde la fuente externa es un controlador.

14. El sistema de la reivindicación 13, en donde el controlador se configura para proporcionar la señal de reloj.

15. El sistema de la reivindicación 14, en donde el controlador comprende:

una salida configurada para enviar los datos de entrada al primer dispositivo de la pluralidad de dispositivos conectados en serie; una entrada configurada para recibir los datos de salida desde un último dispositivo de la pluralidad de dispositivos conectados en serie; y una salida de reloj configurada para enviar la señal de reloj.

16. El sistema de una cualquiera de las reivindicaciones 12 a 15, en donde el último dispositivo incluye el segundo dispositivo que se configura adicionalmente para enviar los datos de salida a un dispositivo objetivo externo.

17. El sistema de una cualquiera de las reivindicaciones 12 a 16, en donde la memoria comprende una memoria no volátil.

18. El sistema de la reivindicación 17, en donde la memoria no volátil comprende una memoria flash.

19. Un método para controlar la transferencia de datos entre una pluralidad de dispositivos conectados en serie que incluye un primer y segundo dispositivo, cada uno comprende una interfaz de enlace y una memoria que tiene un banco de memoria en un dispositivo semiconductor, el método comprende:

recibir una corriente de datos de entrada en una primera entrada del primer dispositivo; 5 recibir una primera señal que permite entrada en una segunda entrada del primer dispositivo;

recibir una primera señal que permite salida que se fija a un primer nivel lógico para una duración de tiempo en una tercera entrada del primer dispositivo; enviar una corriente de datos de salida para la duración de tiempo en respuesta a la primera señal que permite salida del primer nivel lógico para la duración de tiempo en una primera salida del primer dispositivo; 10 recibir una señal de entrada de reloj;

permitir el procesamiento de la corriente de entrada de datos recibidos en respuesta a la primera señal que permite entrada para almacenar datos en o accesar datos desde la memoria; enviar una segunda señal que permite entrada derivada de la primera señal que permite entrada en una segunda salida del primer dispositivo; 15 enviar una segunda señal que permite salida derivada de la primera señal que permite salida;

recibir la corriente de datos de salida del primer dispositivo como datos de entrada en una primera entrada del segundo dispositivo; recibir la segunda señal que permite entrada enviada por el primer dispositivo en una segunda entrada del segundo dispositivo. 20 20. El método de la reivindicación 19, en donde la corriente de datos de entrada incluye datos seriales de entrada y permite incluir adicionalmente analizar los datos seriales de entrada para extraer una dirección de dispositivo, un comando, y una dirección del banco de memoria.

21. El método de la reivindicación 19, en donde el comando comprende un comando de acceso de memoria, y permite incluir adicionalmente:

convertir los datos seriales de entrada en datos paralelos; y transferir los datos paralelos al banco de memoria.

CADENA TIPOMARGARITA

EMPAREJA- MIENTO DE ID

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EMPAREJAMIENTO DE ID EMPAREJAMIENTO DE ID EMPAREJAMIENTO DE ID

CADENA TIPOCADENA TIPOCADENA TIPOMARGARITA MARGARITA MARGARITA

SALIDA DE DATOS SALIDA DE DATOSSALIDA DE DATOS

EMPAREJAMIENTODEID

SALIDA DE DATOS