CIRCUITO DE ENGANCHE DE SALIDA DOMINÓ N.

El presente invento se refiere a funciones dinámicas de lógica y de registro, y más particularmente a un circuito de enganche de salida dominó que enfoca el problema de retener las salidas de circuitos de lógica compleja cuando la velocidad y el tamaño son factores importantes. DESCRIPCIÓN DE LA TÉCNICA RELACIONADA Los circuitos integrados usan un número notable de registros, particularmente los que tienen una arquitectura segmentada síncrona. El registro lógico es empleado para retener las salidas de dispositivos y circuitos durante un periodo de tiempo de manera que estas salidas puedan ser recibidas por otros dispositivos y circuitos. En un sistema temporizado, tal como un microprocesador segmentado, los registros son utilizados para enganchar y retener las salidas de una etapa segmentada dada durante un periodo de un ciclo de reloj de manera que los circuitos de entrada en una etapa subsiguiente puedan recibir las salidas durante ese período mientras la etapa segmentada dada está generando al mismo tiempo nuevas salidas. En el pasado, ha sido la práctica común preceder y hacer seguir circuitos de evaluación lógica complejos, tales como multiplexadores de múltiples entradas (multiplexadores), codificadores multibits, etc., con registros para retener las entradas a los circuitos de evaluación y las salidas desde los mismos. Generalmente, estos registros tienen requisitos de configuración y tiempo de retención asociados, los cuales restringen los circuitos de evaluación en la etapa precedente. Además, los registros tienen características de tiempo de datos para salida correspondientes, que restringen los circuitos de evaluación en la etapa subsiguiente. La "velocidad" de un registro es juzgada típicamente en términos de su tiempo de datos para salida, es decir, la suma de su tiempo de configuración y tiempo de reloj para salida. Preceder y seguir un circuito de evaluación lógica con circuitos de registro tradicionales introduce retrasos en un sistema segmentado cuyo efecto acumulativo da como resultado velocidades de funcionamiento significativamente más lentas. Más específicamente, una fuente notable de estos retrasos son los requisitos de tiempo de datos para salida que deben ser satisfechos por circuitos de evaluación lógica con el fin de asegurar salidas registradas estables. Se desea reducir estos retrasos para proporcionar tiempo adicional en cada etapa y aumentar por ello la velocidad total del sistema segmentado. Una descripción anterior y relacionada, titulada Registro Dominó No inversor con número de expediente CNTR.2200 está dirigida a los problemas antes descritos. En la exposición anterior, se ha descrito un registro dominó no inversor que combinaba funciones de evaluación lógica con sus registros correspondientes para conseguir un tiempo de reloj para salida más rápido que las aproximaciones convencionales sin comprometer la estabilidad de su salida. Las transiciones de la señal de salida del registro dominó no inversor expuestas en él fueron mostradas como muy rápidas en respuesta a transiciones de la señal de reloj en contraste con respuestas de transición más lentas de registros dominó de inversión convencional. El registro dominó no inversor anterior, sin embargo, no fue particularmente flexible con respecto a la lógica de evaluación, que tuvo que ser proporcionada como lógica de canal N. También, el registro dominó no inversor anterior podría experimentar potencialmente efectos de fuga cuando es realizado en un proceso de fuga elevada o de ruido elevado, tal como, por ejemplo, aislador sobre silicio (SOI) de 90 nanómetros (nm). Consiguientemente, se desea proporcionar registros dominó N y dominó P mejorados con trayectos acelerados que proporcionan todos los beneficios de los registros dominó no inversor anteriores, y que son además flexibles con respecto a la etapa dominó, y que son además óptimos para utilizar en un entorno de fuga elevada o de ruido elevado. Se ha deseado proporcionar un registro dominó mejorado que proporcione todos los beneficios del registro dominó no inversor anterior, y que sea además flexible con respecto a la etapa dominó y que sea óptimo para usar en un entorno de fuga elevada o de ruido elevado. Se ha deseado además proporcionar una retención de salida dominó N mejorada que proporcione todos los beneficios del registro dominó no inversor anterior cuando es usado como un enganche, y que sea además flexible con respecto a la etapa dominó y que sea óptimo para usar en un entorno de fuga elevada o de ruido elevado. Se ha deseado además proporcionar un circuito dominó P mejorado que, cuando es empleado como un enganche, proporcione todos los beneficios del registro dominó no inversor, y que sea optimizado para usar en un entorno de fuga elevada o de ruido elevado. Adicionalmente se ha deseado proporcionar un circuito dominó P mejorado que, cuando es empleado como un enganche, proporcione todos los beneficios del registro no inversor anterior, y que sea optimizado para usar en un entorno de fuga elevada o de ruido elevado. 2   COMPENDIO DEL INVENTO De acuerdo con un primer aspecto del invento se ha proporcionado un enganche dominó N, que comprende: una etapa dominó, acoplada a una señal de reloj aproximadamente simétrica, y para evaluar una función lógica de acuerdo con los estados de al menos una señal de datos y dicha señal de reloj aproximadamente simétrica, en el que dicha etapa dominó carga previamente un nodo precargado cuando dicha señal de reloj aproximadamente simétrica es baja, y descarga dicho nodo precargado a un estado bajo si dicha función lógica evalúa cuando dicha señal de reloj aproximadamente simétrica es alta, y mantiene dicho nodo precargado alto si dicha función lógica falla al evaluar cuando dicha señal de reloj aproximadamente simétrica es alta, en el que un estado de enganche de al menos dicha señal de datos es proporcionado a dicha etapa dominó cuando dicha señal de reloj aproximadamente simétrica es alta, en el que dicha etapa dominó comprende: un dispositivo de canal P que tiene una puerta acoplada a dicha señal de reloj aproximadamente simétrica, y una salida y una fuente acopladas entre una fuente de tensión y dicho nodo precargado; un dispositivo de canal N que tiene una puerta acoplada a dicha señal de reloj aproximadamente simétrica, una salida acoplada a dicho nodo precargado y una fuente; y lógica de evaluación acoplada entre masa y dicha fuente de dicho dispositivo de canal N; una etapa de escritura, acoplada a dicha etapa dominó y que responde a dicha señal de reloj aproximadamente simétrica, que emite un primer nodo de salida preliminar si dicho nodo precargado baja y que emite de dicho primer nodo de salida preliminar bajo si dicho nodo precargado permanece alto; un inversor que tiene una entrada acoplada a dicho primer nodo de salida preliminar y una salida acoplada a un segundo nodo de salida preliminar; un trayecto mantenedor elevado que mantiene dicho primer nodo de salida preliminar alto cuando está habilitado, en el que dicho trayecto mantenedor más elevado es habilitado cuando dicha señal de reloj aproximadamente simétrica y dicho segundo nodo de salida preliminar son ambos bajos y que es inhabilitado de otra manera; un trayecto mantenedor bajo que mantiene dicho primer nodo de salida preliminar cuando está habilitado, en el que dicho trayecto mantenedor bajo está habilitado cuando dicho segundo nodo de salida preliminar y dicho nodo precargado son ambos altos y que es de otra manera inhabilitado; y una etapa de salida que proporcionar una señal de salida basada en estados de dicho nodo precargado y de dicho segundo nodo de salida preliminar. De acuerdo con un segundo aspecto del invento se ha proporcionado un método de enganchar una o más señales de datos de entrada, que comprende: cargar previamente un primer nodo alto mientras una señal de reloj aproximadamente simétrica es baja; cuando la señal de reloj aproximadamente simétrica es alta, evaluar una función lógica basada en una o más señales de datos de entrada para controlar el estado del primer nodo, comprendiendo dicha evaluación: en primer lugar acoplar una puerta de un dispositivo de canal P a la señal de reloj aproximadamente simétrica, y en segundo lugar acoplar una salida y fuente del dispositivo de canal P entre la fuente de tensión y el primer nodo; en tercer lugar acoplar una entrada de un dispositivo N a la señal de reloj aproximadamente simétrica, y en cuarto lugar acoplar una salida del dispositivo de canal N al primer nodo; y en quinto lugar acoplar lógica de evaluación entre masa y una fuente del dispositivo de canal N; controlar el estado de un segundo nodo con el estado del primer nodo cuando la señal de reloj aproximadamente simétrica es alta; definir el estado de un tercer nodo como el estado invertido del segundo nodo;... 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una etapa dominó (P1, N2, 301) acoplada a una señal (CLK) de reloj aproximadamente simétrica, y para evaluar una función lógica (301) de acuerdo con los estados de al menos una señal de datos y dicha señal de reloj aproximadamente simétrica, en el que dicha etapa dominó carga previamente un nodo (TOP) precargado cuando dicha señal de reloj aproximadamente simétrica es baja, y descarga dicho nodo precargado a un estado bajo si dicha función lógica realiza la evaluación cuando dicha señal de reloj aproximadamente simétrica es alta, y mantiene dicho nodo precargado alto si dicha función lógica falla la evaluación cuando dicha señal de reloj aproximadamente simétrica es alta, en el que un estado de enganche de al menos dicha señal de datos es proporcionado a dicha etapa dominó cuando dicha señal de reloj aproximadamente simétrica es alta, en el que dicha etapa dominó comprende: un dispositivo (P1) de canal P que tiene una puerta acoplada a dicha señal de reloj aproximadamente simétrica, y una salida y una fuente acopladas entre una tensión fuente y dicho nodo precargado; un dispositivo (N2) de canal N que tiene una puerta acoplada a dicha señal de reloj aproximadamente simétrica, una SALIDA acoplada a dicho nodo precargado y una fuente; y una lógica de evaluación (301) acoplada entre masa y dicha fuente de dicho dispositivo de canal N; una etapa de escritura (P2, N3, N4), acoplada a dicha etapa dominó y que responde a dicha señal de reloj aproximadamente simétrica, que lleva un primer nodo (QII) de salida preliminar a un valor alto si dicho nodo (TOP) precargado adopta un valor bajo y que lleva dicho primer nodo de salida preliminar a un valor bajo si dicho nodo precargado permanece alto; un inversor (401) que tiene una entrada acoplada a dicho primer nodo de salida preliminar y una salida acoplada a un segundo nodo (QI) de salida preliminar; un trayecto de mantenimiento alto (401, P3, P4) que mantiene dicho primer nodo (QI) de salida preliminar alto cuando está habilitado, en el que dicho trayecto de mantenimiento alto es habilitado cuando dicha señal de reloj aproximadamente simétrica y dicho segundo nodo de salida preliminar están ambos bajos y que, de otra manera, es inhabilitado; un trayecto de mantenimiento bajo (401, N5) que mantiene dicho primer nodo (QI) de salida preliminar bajo cuando está habilitado, en el que dicho trayecto de mantenimiento bajo es habilitado cuando dicho segundo nodo de salida preliminar y dicho nodo precargado están ambos altos y que, de otro modo es inhabilitado; y una etapa de salida (403) que proporciona una señal de salida (Q) basada en estados de dicho nodo precargado y de dicho segundo nodo de salida preliminar. 2. El circuito de enganche dominó N según la reivindicación 1, en el que dicha lógica de evaluación comprende una lógica de semiconductor de óxido metálico complementaria. 3. El circuito de enganche dominó N según la reivindicación 1, en el que dicha etapa de escritura comprende: un primer dispositivo (P2) de canal P que tiene una puerta acoplada a dicho nodo precargado, y una salida y fuente acoplados entre una tensión de fuente y dicho primer nodo de salida preliminar; un primer dispositivo (N3) de canal N que tiene una puerta que recibe dicha señal de reloj aproximadamente simétrica, una salida acoplada a dicho primer nodo de salida preliminar y una fuente; y un segundo dispositivo (N4) de canal N que tiene una puerta acoplada a dicho nodo precargado, una salida acoplada a dicha fuente de dicho primer dispositivo de canal N y una fuente acoplada a masa. 4. El circuito de enganche dominó N según la reivindicación 3, en el que dicho trayecto de mantenimiento alto comprende: un segundo dispositivo (P3) de canal P que tiene una puerta acoplada a dicho segundo nodo (QI) de salida preliminar, una fuente acoplada a dicha tensión de fuente y una salida; y un tercer dispositivo (P4) de canal P que tiene una puerta que recibe dicha señal de reloj aproximadamente simétrica, y una salida y una fuente acopladas entre dicha salida de dicho segundo dispositivo (P3) de canal P y dicho primer nodo de salida preliminar. 5. El circuito de enganche dominó N según la reivindicación 4, en el que dicho trayecto de mantenimiento bajo comprende 13   dicho segundo dispositivo (N5) de canal N y un tercer dispositivo (N4) de canal N que tiene una puerta acoplada a dicho segundo nodo (QI) de salida preliminar, y una salida y una fuente acopladas entre dicho primer nodo de salida preliminar y dicha salida de dicho segundo dispositivo de canal N. 6. El circuito de enganche dominó N según la reivindicación 1, en el que dicha etapa de salida comprende una puerta NAND (403). 7. El circuito de enganche dominó N según la reivindicación 1, en el que dicha etapa dominó, dicha etapa de escritura, dicho inversor (401), dichos trayectos de mantenimiento alto y bajo y dicha lógica de salida están integrados usando un proceso de aislador sobre silicio de 90 nanómetros escalado. 8. Un método de enganchar una o más señales de datos de entrada (DATA), que comprende: precargar un primer nodo (TOP) con un valor alto mientras una señal (CLK) de reloj aproximadamente simétrica sea baja; cuando la señal de reloj aproximadamente simétrica sea alta, evaluar una función lógica (301) basada en una o más señales de datos de entrada para controlar el estado del primer nodo, comprendiendo dicha evaluación: en primer lugar, acoplar una puerta de un dispositivo (P1) de canal P a la señal de reloj aproximadamente simétrica y, en segundo lugar, acoplar una salida y una fuente del dispositivo de canal P entre una tensión de fuente y el primer nodo; en tercer lugar, acoplar una puerta de un dispositivo (N2) de canal N a la señal de reloj aproximadamente simétrica y, en cuarto lugar, acoplar una salida del dispositivo de canal N al primer nodo; y en quinto lugar acoplar la lógica de evaluación (301) entre masa y una fuente del dispositivo de canal N; controlar el estado de un segundo nodo (QII) con el estado del primer nodo (TOP) cuando la señal de reloj aproximadamente simétrica sea alta; definir el estado de un tercer nodo (QI) como el estado invertido del segundo nodo; habilitar un trayecto de mantenimiento de estado bajo para mantener el estado del segundo nodo bajo cuando los nodos primero y tercero tengan, ambos valor alto y, de otro modo, inhabilitar el trayecto de mantenimiento bajo; habilitar un trayecto de mantenimiento de estado alto para mantener el estado del segundo nodo alto cuando la señal de reloj aproximadamente simétrica y el tercer nodo sean, ambos, bajos y, de otro modo, inhabilitar el trayecto de mantenimiento de estado alto; y cuando la señal de reloj aproximadamente simétrica sea baja, retener el estado de un nodo de salida (Q) basado en los estados de los nodos primero (TOP) y tercero (QI). 9. El método de la reivindicación 8, en el que dicha evaluación de una función lógica para controlar el estado del primer nodo comprende llevar el primer nodo a un valor bajo cuando la función lógica (301) realiza la evaluación y mantener el primer nodo alto cuando la función lógica falla la evaluación. 10. El método de la reivindicación 9, en el que dicho control del estado de un segundo nodo con el estado del primer nodo comprende llevar el segundo nodo a un valor alto si el primer nodo ha adoptado un valor bajo y llevar el segundo nodo a un valor bajo si el primer nodo permanece alto cuando la señal de reloj aproximadamente simétrica adopta un valor alto. 11. El método de la reivindicación 8, en el que dicha habilitación de un trayecto de mantenimiento de estado bajo y de otro modo la inhabilitación del trayecto de mantenimiento de estado bajo comprende controlar los dispositivos primero y segundo (N4, N5) llevados a un valor bajo acoplados en serie con los nodos primero y tercero, respectivamente. 12. El método de la reivindicación 8, en el que dicha habilitación de un trayecto de mantenimiento de estado alto y de otro modo la inhabilitación del trayecto de mantenimiento de estado alto comprende controlar los dispositivos primero y segundo (P3, P4) llevados a un valor alto acoplados en serie con la señal de reloj aproximadamente simétrica y el tercer nodo, respectivamente. 13. El método de la reivindicación 8, en el que dicha determinación del estado de un nodo de salida (Q) comprende combinar lógicamente los estados de los nodos primero y tercero con una función NAND (403). 14     16   17   18   19     21   22   23   24