PROTOCOLO DE DISPONIBILIDAD DE OBJETIVO PARA ESCRITURA CONTIGUA.

Protocolo de disponibilidad de objetivo para escritura contigua. ANTECEDENTES DEL INVENTO CAMPO DEL INVENTO El presente invento se refiere a buses de datos de procesador, y más particularmente a un aparato y método de protocolo de disponibilidad de objetivo que permite que un microprocesador o dispositivo similar realice escrituras contiguas en la memoria. DESCRIPCIÓN DE LA TÉCNICA RELACIONADA La interfaz de bus de la mayor parte de microprocesadores es sustancialmente similar con una variación menor. Las direcciones de memoria para transacciones son proporcionadas sobre un bus de dirección bidireccional denominado aquí como ADDR. Una señal de muestreo de dirección bidireccional, denominada aquí como ADS, indica la validez de las direcciones en el bus ADDR. Los datos son transferidos sobre un bus de datos bidireccional denominado aquí como DATA. En algunas arquitecturas de microprocesador de hoy día, ocho bytes son transferidos a la vez, cuya cantidad (8 bytes) es conocida como un batido. En un bus de datos bombeado cuatro veces de hoy día, tal como es previsto en el bien conocido microprocesador PENTIUM 4, cuatro batidos son transferidos durante cada ciclo de una señal de reloj de bus, denominada aquí como BCLK, y hasta ocho batidos (64 bytes) pueden ser transferidos durante una única transacción para acomodar la transferencia de una línea caché de 64 bytes entera a o desde la memoria. Una señal de ocupación de bus de datos bidireccional, denominada aquí como DBSY, es activada por la entidad que está proporcionando los datos (es decir, microprocesador o agente bus) durante todos excepto el ciclo de reloj final en el que los datos son transferidos sobre el bus DATA. La entidad que proporciona activa DBSY para indicar que está adquiriendo la propiedad del bus DATA. Una señal dispuesta de datos, denominada aquí como DRDY, es activada bien por el microprocesador o bien por el agente bus durante todos los ciclos de reloj en los que los datos son transferidos sobre el bus DATA. El dispositivo que está proporcionando los datos activa DRDY. Una señal preparado objetivo, denominada aquí como TRDY, es activada solo por el dispositivo objetivo (por ejemplo, el circuito integrado auxiliar chipset) desde el que se ha solicitado una transacción de escritura. La activación de TRDY indica que el agente objetivo está dispuesto para proporcionar los datos para la transacción de escritura. Además, un bus de respuesta, denominado aquí como RS, es activado por el agente objetivo para indicar el tipo de respuesta de transacción (por ejemplo, sin datos, datos normales, sobre-escritura implícita) que está siendo completada sobre el bus DATA. Algunos procesadores multiplexan direcciones y datos sobre el mismo grupo de señales y proporcionan así señales de control para indicar si los datos o direcciones están presentes. Otros microprocesadores utilizan diferentes anchuras de bus de datos o direcciones o señales de control alternativamente nombradas. Es importante resaltar que sustancialmente todos los procesadores proporcionan señales para comunicación con agentes bus para indicar que el bus de datos está dispuesto, es decir está ocupado, y para recibir indicación desde los agentes bus de que el agente está dispuesto para recibir los datos correspondientes a una transacción de escritura. Debido a que los datos asociados con escrituras combinadas (por ejemplo, combinaciones de escritura, almacenamientos no temporales) son típicamente grandes, es desventajoso no utilizar totalmente el ancho de banda de un bus de datos, si ese bus es bombeado cuatro veces o de otra manera. Como los buses de datos funcionan típicamente a velocidades de reloj muchas veces más lentas que las de relojes de núcleo de microprocesador, es crucial ejecutar escrituras combinadas a la memoria con eficiencia óptima. La utilización ineficiente de ancho de banda bus en un microprocesador hoy en día es una consecuencia de las reglas para desactivar la señal TRDY, denominadas aquí como las reglas del Protocolo de Disponibilidad de Objetivo (TRP). Más particularmente, debido a que la TRDY no puede ser desactivada hasta que el ciclo que sigue al ciclo donde se ha confirmado que la DBSY es desactivada de acuerdo con las reglas TRP, las escrituras combinadas en un bus de datos bombeado cuatro veces pueden emplear solo un porcentaje del ancho de banda de bus. Este apretón de manos de DBSY y TRDY (o señales análogas) es una norma industrial de hecho y sirve para limitar el flujo de datos a la memoria. Debido a las reglas asociadas con TRDY, es imposible saturar un bus de datos de hoy en día con datos escritos. El documento US 5.790.811 describe un sistema para realizar transferencias de datos durante ciclos de reloj en vacío PCI. COMPENDIO DEL INVENTO Un método para realizar transacciones de escritura contigua entre un procesador y un agente bus sobre un bus de procesador de acuerdo con una realización del presente invento incluye la detección, por el agente bus, de una solicitud para un ciclo de escritura, la activación, por el agente bus, de una señal preparado objetivo para un ciclo de reloj en respuesta al ciclo de escritura, en el que la señal preparado objetivo es un impulso de un ciclo, la activación, 2   por el agente bus, de señales de respuesta en un próximo ciclo de reloj que sigue al ciclo de reloj en el que las señales de respuesta son activadas, y la activación, por el procesador, de datos para el ciclo de escritura cuando la señal de ocupación de datos es activada. El método puede incluir la detección, por el agente bus, de una solicitud para cada uno de una pluralidad de ciclos de escritura contigua, la activación, por el agente bus, de la señal preparado objetivo para un ciclo de reloj en respuesta a cada ciclo de escritura contigua durante un primer ciclo de reloj de una fase de transferencia de datos de un ciclo de escritura contigua anterior, la activación, por el agente bus, de señales de respuesta para ciclos de escritura contigua en un próximo ciclo de reloj que sigue al ciclo de reloj en el que es activada la señal preparado objetivo, la activación, por el procesador, de la señal de ocupación de datos para cada ciclo de escritura contigua en el próximo ciclo de reloj que sigue al ciclo de reloj en el que las señales de respuesta son activadas y la activación, por el procesador, de datos para cada ciclo de escritura contigua cuando la señal de ocupación de datos es activada. El método puede incluir la detección de al menos una señal de muestreo de dirección y bloquear una dirección que indica una localización para almacenar los datos. El método puede incluir la activación de la señal preparado objetivo y la señal de ocupación de datos al mismo tiempo. El método puede incluir la interpretación, por el procesador, la desactivación de la señal de ocupación de datos después de haber sido activada para el ciclo de escritura. El método puede incluir la activación de señales de respuesta que indican un tipo de respuesta de transacción para el ciclo de escritura. El método puede incluir la activación de datos en una parte de datos del bus de procesador. El método puede incluir la activación de una señal dispuesta de datos al mismo tiempo que la activación de los datos para el ciclo de escritura. Un procesador de acuerdo con una realización del presente invento comprende una interfaz de bus de control, que activa una solicitud para un ciclo de escritura, que detecta la activación de una señal preparado objetivo para dicho ciclo de escritura, que detecta la activación de señales de respuesta para un ciclo de reloj después de la activación de dicha señal preparado objetivo, y que activa una señal de ocupación de datos para un ciclo de reloj después de la activación de dichas señales de respuesta; una interfaz de bus de datos acoplada a dicha interfaz de bus de control, que proporciona datos para dicho ciclo de escritura cuando dicha señal de ocupación de datos es activada; y una interfaz de bus de dirección que proporciona una dirección cuando dicha solicitud para dicho ciclo de escritura es activada; en el que dicha interfaz de bus de control comprende una interfaz preparada objetivo que detecta dicha señal preparado objetivo para dicho ciclo de escritura durante un primer ciclo de reloj de una fase de transferencia de datos de u ciclo de escritura anterior; y en el que dicha señal preparado objetivo comprende un impulso de un ciclo. La interfaz de bus de control puede incluir una interfaz de selección de dirección que proporciona la solicitud para un ciclo de escritura. La interfaz de bus de control puede incluir una interfaz de respuesta que detecta la activación de las señales de respuesta después de la activación de la señal preparado objetivo. La interfaz de bus de control puede incluir una interfaz dispuesta de datos que activa... [Seguir leyendo]

1. Un método para realizar transacciones de escritura contigua entre un procesador (301) y un agente bus (303) sobre un bus (105) de procesador (105); caracterizado por las operaciones de: detectar, por el agente bus (303), una solicitud para un ciclo de escritura; activar, por el agente bus (303), la señal preparado objetivo para un ciclo de reloj en respuesta al ciclo de escritura durante un primer ciclo de reloj de una fase de transferencia de datos de un ciclo de escritura anterior, en el que la señal preparado objetivo es un impulso de un ciclo; activar, por el agente bus (303), señales de respuesta en un próximo ciclo de reloj que sigue al ciclo de reloj en el que la señal preparado objetivo es activada; activar, por el procesador (301), una señal de ocupación de datos para el ciclo de escritura en el próximo ciclo de reloj que sigue al ciclo de reloj en el que las señales de respuesta son activadas; y activar, por el procesador (301), datos para el ciclo de escritura cuando la señal de ocupación de datos es activada. 2. El método de la reivindicación 1, que comprende además: detectar, por el agente bus (303), una solicitud para cada uno de una pluralidad de ciclos de escritura contigua; activar, por el agente bus (303), la señal preparado objetivo para un ciclo de reloj en respuesta a cada ciclo de escritura contigua durante un primer ciclo de reloj de una fase de transferencia de datos de un ciclo de escritura contigua anterior; activar, por el agente bus (303), señales de respuesta para cada ciclo de escritura contigua en un próximo ciclo de reloj que sigue al ciclo de reloj en el que la señal preparado objetivo es activada; activar, por el procesador, la señal de ocupación de datos para cada ciclo de escritura contigua en el próximo ciclo de reloj que sigue al ciclo de reloj en el que las señales de respuesta son activadas; y activar, por el procesador, datos para cada ciclo de escritura contigua cuando la señal de ocupación de datos es activada. 3. El método de la reivindicación 1, en el que dicha detección de una solicitud para un ciclo de escritura comprende la acción de bloquear una dirección que indica una localización para almacenar los datos. 4. El método de la reivindicación 1, en el que dicha activación de la señal preparado objetivo para el ciclo de escritura durante un primer ciclo de reloj de una fase de transferencia de datos de un ciclo de escritura anterior comprende la acción de activar la señal preparado objetivo y la señal de ocupación de datos al mismo tiempo. 5. El método de la reivindicación 1, que comprende además la interpretación, por el procesador (301), de la desactivación de la señal de ocupación de datos después de haber sido activada por el ciclo de escritura. 6. El método de la reivindicación 1, en el que dicha activación de señales de respuesta comprende la activación de las señales de respuesta que indican un tipo de respuesta de transacción para el ciclo de escritura. 7. El método de la reivindicación 1, en el que dicha activación de datos para el ciclo de escritura comprende activar datos en una parte de datos del bus de procesador. 8. El método de la reivindicación 7, que comprende además la activación de una señal dispuesta de datos al mismo tiempo que dicha activación de datos para el ciclo de escritura. 9. Un procesador (301) caracterizado por: una interfaz (312; 322) de bus de control, que activa una solicitud para un ciclo de escritura, que detecta la activación de una señal preparado objetivo para dicho ciclo de escritura, que detecta la activación de las señales de respuesta para un ciclo de reloj después de la activación de dicha señal preparado objetivo, y que activa una señal de ocupación de datos para un ciclo de reloj después de la activación de dichas señales de respuesta; una interfaz (311; 321) de bus de datos acoplada a dicha interfaz de bus de control, que proporciona datos para dicho ciclo de escritura cuando dicha señal de ocupación de datos es activada; y 8   una interfaz (310; 320) de bus de direcciones que proporciona una dirección cuando dicha solicitud para dicho ciclo de escritura es activada; en el que dicha interfaz bus de control comprende una interfaz preparada objetivo (315) que detecta dicha señal preparado objetivo para dicho ciclo de escritura durante un primer ciclo de reloj de una fase de transferencia de datos para un ciclo de escritura anterior; y en el que dicha señal preparado objetivo comprende un impulso de un ciclo. 10. El procesador según la reivindicación 9, en el que dicha interfaz de bus de control comprende una interfaz de señal de muestreo de direcciones que proporciona dicha solicitud para un ciclo de escritura. 11. El procesador según la reivindicación 9, en el que dicha interfaz de bus de control comprende una interfaz de ocupación de datos que interpreta la desactivación de dicha señal de ocupación de datos durante dicho ciclo de escritura. 12. El procesador según la reivindicación 9, en el que dicha interfaz de bus de control comprende una interfaz de respuesta que detecta la desactivación de dichas señales de respuesta después de la desactivación de dicha señal preparado objetivo. 13. El procesador según la reivindicación 9, en el que dicha interfaz de bus de control comprende además una interfaz de datos dispuestos que activa las señales de datos dispuestos indicando que los datos para el ciclo de escritura son activados. 9     11   12   13