Registro de tipo dominó P, que comprende: una etapa dominó, acoplada a una señal de impulsos de reloj,

y destinada a evaluar una función lógica según los estados de por lo menos una señal de datos y de dicha señal de impulsos de reloj, en donde dicha etapa dominó precarga a nivel bajo un nodo precargado cuando dicha señal de impulsos de reloj tiene un nivel alto, y descarga dicho nodo precargado a un estado alto si dicha función lógica se evalúa cuando dicha señal de impulsos de reloj tiene un nivel bajo, y mantiene dicho nodo precargado en un nivel bajo si dicha función lógica no se evalúa cuando dicha señal de impulsos de reloj tiene un nivel bajo, en donde se suministra un estado de establecimiento de dicha por lo menos una señal de datos a dicha etapa dominó cuando dicha señal de impulsos de reloj tiene un nivel alto, en donde dicha etapa dominó comprende: un dispositivo de canal N que tiene una puerta acoplada a dicha señal de impulsos de reloj, y un drenador y una fuente acoplados entre tierra y dicho nodo precargado; un dispositivo de canal P que tiene una puerta acoplada a dicha señal de impulsos de reloj, un drenador acoplado a dicho nodo precargado y una fuente; y lógica de evaluación acoplada entre un voltaje de fuente y dicha fuente de dicho dispositivo de canal P; una etapa de escritura, acoplada a dicha etapa dominó y sensible a dicha señal de impulsos de reloj, que lleva un primer nodo de salida preliminar al nivel bajo si dicho nodo precargado pasa a nivel alto y que lleva dicho primer nodo de salida preliminar a nivel alto si dicho nodo precargado permanece en nivel bajo; un inversor que tiene una entrada acoplada a dicho primer nodo de salida preliminar y una salida acoplada a un segundo nodo de salida preliminar; una vía de mantenimiento de nivel bajo que mantiene dicho primer nodo de salida preliminar en nivel bajo cuando está habilitada, en donde dicha vía de mantenimiento de nivel bajo se habilita cuando tanto dicha señal de impulsos de reloj como dicho segundo nodo de salida preliminar tienen un nivel alto y que se deshabilita en cualquier otro caso; una vía de mantenimiento de nivel alto que mantiene dicho primer nodo de salida preliminar en nivel alto cuando está habilitada, en donde dicha vía de mantenimiento de nivel alto se habilita cuando tanto dicho segundo nodo de salida preliminar como dicho nodo precargado tienen un nivel bajo y que se deshabilita en cualquier otro caso; y una etapa de salida que proporciona una señal de salida basándose en estados de dicho nodo precargado y dicho segundo nodo de salida preliminar

Esta solicitud se refiere a las siguientes solicitudes de patente U.S. en tramitación con la presente, cada una de las cuales tiene un cesionario común y por lo menos un inventor común:

La solicitud de patente U.S. en tramitación con la presente, número de serie 10/640360 (Expediente: CNTR.2200), reivindica el beneficio de la solicitud provisional U.S. número de serie 60/402962 (Expediente: CNTR.2200) presentada el 14 de 8 de 2002, y la solicitud de patente U.S. número de serie 11/023145, en tramitación con la presente, reivindica el beneficio de la solicitud provisional U.S. número de serie 60/553805, presentada el 17 del 3 de 2004.

Esta solicitud está relacionada con las siguientes solicitudes de patente U.S., presentando cada una de ellas un cesionario común e inventores comunes.

15 ANTECEDENTES DE LA INVENCIÓN

CAMPO DE LA INVENCIÓN

La presente invención se refiere a funciones de lógica dinámica y de registros, y más particularmente a un

circuito de retención de salida de tipo dominó que hace frente al problema de la retención de las salidas de circuitos

lógicos complejos en donde la velocidad y el tamaño son factores importantes.

20 DESCRIPCIÓN DE LA TÉCNICA RELACIONADA

Los circuitos integrados usan un número considerable de registros, particularmente aquellos que presentan una arquitectura de canalización (pipeline) sincronizada. La lógica de registros se utiliza para mantener las salidas de dispositivos y circuitos durante un periodo de tiempo de manera que estas salidas puedan ser recibidas por otros dispositivos y circuitos. En un sistema activado por impulsos de reloj, tal como un microprocesador de canalización, se usan registros para retener y mantener las salidas de una etapa de canalización determinada durante un periodo de un ciclo de reloj, de manera que los circuitos de entrada en una etapa sucesiva puedan recibir las salidas durante ese periodo mientras la etapa de canalización determinada está generando al mismo tiempo salidas nuevas.

En el pasado, ha sido una práctica común el anteponer y posponer a circuitos complejos de evaluación lógica, tales como multiplexores (muxes) de múltiples entradas, codificadores multibit, etcétera, registros para mantener las entradas hacia y las salidas de los circuitos de evaluación. En general, estos registros tienen asociados requisitos de tiempo de establecimiento y de mantenimiento, los cuales limitan, ambos, los circuitos de evaluación en la etapa precedente. Adicionalmente, los registros tienen características correspondientes de tiempo de datos-a-salida, que limitan los circuitos de evaluación en etapas posteriores. La “velocidad” de un registro se valora típicamente en términos de su tiempo de datos-a-salida, es decir, la suma de su tiempo de establecimiento y su tiempo de reloj-a-salida.

La anteposición y posposición de circuitos de registro tradicionales a un circuito de evaluación lógica introduce retardos en un sistema de canalización, cuyo efecto acumulativo da como resultado velocidades de funcionamiento significativamente menores. Más específicamente, una fuente importante de estos retardos es los requisitos del tiempo de datos-a-salida que deben cumplir los circuitos de evaluación lógica para garantizar salidas registradas estables. Se desea reducir estos retardos para proporcionar un tiempo adicional en cada etapa y aumentar de este modo la velocidad global del sistema de canalización.

Se hace frente a los problemas antes descritos en un documento anterior y relacionado, titulado “Non-inverting Domino Register” con número de expediente CNTR.2200. En el documento anterior, se describió un registro de tipo dominó, no inversor, que combinaba funciones de evaluación lógica con sus registros correspondientes para lograr un tiempo menor de reloj-a-salida que los planteamientos convencionales sin poner en riesgo la estabilidad de su salida. Se mostró que las transiciones de la señal de salida del registro dominó no inversor dado a conocer en dicho documento tenían una respuesta muy rápida a las transiciones de la señal de reloj por contraposición a las respuestas de transición más lentas de los registros dominó inversores convencionales. No obstante, el registro dominó anterior no inversor no resultaba particularmente flexible con respecto a la lógica de evaluación, que se tenía que proporcionar en forma de una lógica de canal N. Además, el registro dominó anterior no inversor podía experimentar potencialmente efectos de fugas cuando se materializaba en un proceso con fugas elevadas o de alto ruido, tal como, por ejemplo, en silicio-sobreaislante (SOI) de 90 nanómetros (nm).

Se desea proporcionar un registro dominó mejorado que proporcione todas las ventajas del registro dominó no inversor anterior, y que sea además flexible con respecto a la etapa dominó y que resulte óptimo para ser usado en un entorno con fugas elevadas o de alto ruido.

Se desea además proporcionar un circuito de retención de salida de tipo dominó P, mejorado, que proporcione todas las ventajas del registro dominó no inversor anterior cuando se use como circuito de retención, y que sea además flexible con respecto a la etapa dominó y que resulte óptimo para ser usado en un entorno con fugas elevadas o de alto ruido.

Por otra parte, se desea proporcionar un circuito de tipo dominó P, mejorado, que, cuando se utilice como circuito de retención, proporcione todas las ventajas del registro dominó no inversor anterior, y que esté optimizado para ser usado en un entorno con fugas elevadas o de alto ruido.

Se desea adicionalmente proporcionar un circuito de tipo dominó P, mejorado, que, cuando se utilice como circuito de retención, proporcione todas las ventajas del registro dominó no inversor anterior, y que esté optimizado para ser usado en un entorno con altas fugas o de ruido elevado.

SUMARIO DE LA INVENCIÓN

Según un primer aspecto de la invención, se proporciona un registro de tipo dominó P, que comprende una etapa dominó, acoplada a una señal de impulsos de reloj, y destinada a evaluar una función lógica según los estados de por lo menos una señal de datos y de dicha señal de impulsos de reloj, en donde dicha etapa dominó precarga a nivel bajo un nodo precargado cuando dicha señal de impulsos de reloj tiene un nivel alto, y descarga dicho nodo precargado a un estado alto si dicha función lógica se evalúa cuando dicha señal de impulsos de reloj tiene un nivel bajo, y mantiene dicho nodo precargado en un nivel bajo si dicha función lógica no se evalúa cuando dicha señal de impulsos de reloj tiene un nivel bajo, en donde se suministra un estado de establecimiento de dicha por lo menos una señal de datos a dicha etapa dominó cuando dicha señal de impulsos de reloj tiene un nivel alto, en donde dicha etapa dominó comprende: un dispositivo de canal N que tiene una puerta acoplada a dicha señal de impulsos de reloj, y un drenador y una fuente acoplados entre tierra y dicho nodo precargado; un dispositivo de canal P que tiene una puerta acoplada a dicha señal de impulsos de reloj, un drenador acoplado a dicho nodo precargado y una fuente; y lógica de evaluación acoplada entre un voltaje de fuente y dicha fuente de dicho dispositivo de canal P; una etapa de escritura, acoplada a dicha etapa dominó y sensible a dicha señal de impulsos de reloj, que lleva un primer nodo de salida preliminar a nivel bajo si dicho nodo precargado pasa a nivel alto y que lleva dicho primer nodo de salida preliminar a nivel alto si dicho nodo precargado permanece en nivel bajo; un inversor que tiene una entrada acoplada a dicho primer nodo de salida preliminar y una salida acoplada a un segundo nodo de salida preliminar; una vía de mantenimiento de nivel bajo que mantiene dicho primer nodo de salida preliminar en nivel bajo cuando está habilitada, en donde dicha vía de mantenimiento de nivel bajo se habilita cuando tanto dicha señal de impulsos de reloj como dicho segundo nodo de salida preliminar tienen un nivel alto y que se deshabilita en cualquier otro caso; una vía de mantenimiento de nivel alto que mantiene dicho primer nodo de salida preliminar en nivel alto cuando está habilitada, en donde dicha vía de mantenimiento... [Seguir leyendo]

1. Registro de tipo dominó P, que comprende:

una etapa dominó, acoplada a una señal de impulsos de reloj, y destinada a evaluar una función lógica según los estados de por lo menos una señal de datos y de dicha señal de impulsos de reloj, en donde dicha etapa dominó precarga a nivel bajo un nodo precargado cuando dicha señal de impulsos de reloj tiene un nivel alto, y descarga dicho nodo precargado a un estado alto si dicha función lógica se evalúa cuando dicha señal de impulsos de reloj tiene un nivel bajo, y mantiene dicho nodo precargado en un nivel bajo si dicha función lógica no se evalúa cuando dicha señal de impulsos de reloj tiene un nivel bajo, en donde se suministra un estado de establecimiento de dicha por lo menos una señal de datos a dicha etapa dominó cuando dicha señal de impulsos de reloj tiene un nivel alto, en donde dicha etapa dominó comprende:

un dispositivo de canal N que tiene una puerta acoplada a dicha señal de impulsos de reloj, y un drenador y una fuente acoplados entre tierra y dicho nodo precargado;

un dispositivo de canal P que tiene una puerta acoplada a dicha señal de impulsos de reloj, un drenador acoplado a dicho nodo precargado y una fuente; y

lógica de evaluación acoplada entre un voltaje de fuente y dicha fuente de dicho dispositivo de canal P;

una etapa de escritura, acoplada a dicha etapa dominó y sensible a dicha señal de impulsos de reloj, que lleva un primer nodo de salida preliminar al nivel bajo si dicho nodo precargado pasa a nivel alto y que lleva dicho primer nodo de salida preliminar a nivel alto si dicho nodo precargado permanece en nivel bajo;

un inversor que tiene una entrada acoplada a dicho primer nodo de salida preliminar y una salida acoplada a un segundo nodo de salida preliminar;

una vía de mantenimiento de nivel bajo que mantiene dicho primer nodo de salida preliminar en nivel bajo cuando está habilitada, en donde dicha vía de mantenimiento de nivel bajo se habilita cuando tanto dicha señal de impulsos de reloj como dicho segundo nodo de salida preliminar tienen un nivel alto y que se deshabilita en cualquier otro caso;

una vía de mantenimiento de nivel alto que mantiene dicho primer nodo de salida preliminar en nivel alto cuando está habilitada, en donde dicha vía de mantenimiento de nivel alto se habilita cuando tanto dicho segundo nodo de salida preliminar como dicho nodo precargado tienen un nivel bajo y que se deshabilita en cualquier otro caso; y

una etapa de salida que proporciona una señal de salida basándose en estados de dicho nodo precargado y dicho segundo nodo de salida preliminar.

2. Circuito de retención dominó P según la reivindicación 1, en el que dicha lógica de evaluación comprende lógica de semiconductores de óxido-metal complementarios.

3. Circuito de retención dominó P según la reivindicación 1, en el que dicha etapa de escritura comprende:

un primer dispositivo de canal N que tiene una puerta acoplada a dicho nodo precargado, y un drenador y una fuente acoplados entre tierra y dicho primer nodo de salida preliminar;

un primer dispositivo de canal P que tiene una puerta que recibe dicha señal de impulsos de reloj, un drenador acoplado a dicho primer nodo de salida preliminar y una fuente; y

un segundo dispositivo de canal P que tiene una puerta acoplada a dicho nodo precargado, un drenador acoplado a dicha fuente de dicho primer dispositivo de canal P y una fuente acoplada a un voltaje de fuente.

4. Circuito de retención dominó P según la reivindicación 3, en el que dicha vía de mantenimiento de nivel bajo comprende:

un segundo dispositivo de canal N que tiene una puerta acoplada a dicho segundo nodo de salida preliminar, una fuente acoplada a tierra y un drenador; y

un tercer dispositivo de canal N que tiene una puerta que recibe dicha señal de reloj aproximadamente simétrica, y un drenador y una fuente acoplados entre dicho drenador de dicho segundo dispositivo de canal N y dicho primer nodo de salida preliminar.

5. Circuito de retención dominó P según la reivindicación 4, en el que dicha vía de mantenimiento de nivel alto comprende dicho primer dispositivo de canal N y un tercer dispositivo de canal P que tiene una puerta acoplada a dicho

segundo nodo de salida preliminar, y un drenador y una fuente acoplados entre dicho primer nodo de salida preliminar y dicho drenador de dicho tercer dispositivo de canal N.

6. Circuito de retención dominó P según la reivindicación 1, en el que dicha etapa de salida comprende una puerta NOR.

7. Circuito de retención dominó P según la reivindicación 1, en el que dicha etapa dominó, dicha etapa de escritura, dicho inversor, dichas vías de mantenimiento de nivel alto y bajo y dicha lógica de salida están integrados usando un proceso escalado de silicio-sobre-aislante de 90 nanómetros.

8. Método de registro de una o más señales de datos de entrada, que comprende: precargar un primer nodo a nivel bajo mientras una señal de impulsos de reloj tiene nivel alto; cuando la señal de impulsos de reloj tiene nivel alto, establecer estados de la señal o señales de datos de

entrada de manera que se registre una señal de salida correspondiente durante un ciclo completo sucesivo de

la señal de impulsos de reloj; cuando la señal de impulsos de reloj tiene nivel bajo, evaluar una función lógica basándose en la señal o señales de datos de entrada para controlar el estado del primer nodo, comprendiendo dicha evaluación:

en primer lugar, acoplar una puerta de un dispositivo de canal N a la señal de impulsos de reloj, y en segundo lugar, acoplar un drenador y una fuente del dispositivo de canal N entre tierra y el primer nodo; en tercer lugar, acoplar una puerta de un dispositivo de canal P a la señal de impulsos de reloj, y en cuarto lugar, acoplar un drenador del dispositivo de canal P al primer nodo; y en quinto lugar, acoplar la lógica de evaluación entre un voltaje de fuente y una fuente del dispositivo de canal

P;

controlar el estado de un segundo nodo con el estado del primer nodo cuando la señal de impulsos de reloj tiene un nivel bajo; definir el estado de un tercer nodo como el estado invertido del segundo nodo; habilitar una vía de mantenimiento de estado alto para mantener alto el estado del segundo nodo cuando tanto

el primer como el tercer nodos tienen un nivel bajo y, en cualquier otro caso, deshabilitar la vía de

mantenimiento de estado alto; habilitar una vía de mantenimiento de estado bajo para mantener bajo el estado del segundo nodo cuando tanto la señal de reloj aproximadamente simétrica como el tercer nodo tienen un nivel alto y, en cualquier otro caso, deshabilitar la vía de mantenimiento de estado alto; y

cuando la señal de impulsos de reloj tiene un nivel alto, retener el estado de la señal de salida en un nodo de salida basándose en los estados del primer y el tercer nodos.

9. Método de la reivindicación 8, en el que dicha evaluación de una función lógica para controlar el estado del primer nodo comprende llevar el primer nodo al nivel alto cuando la función lógica se evalúa y mantener el primer nodo en nivel bajo cuando la función lógica no consigue evaluarse.

10. Método de la reivindicación 9, en el que dicho control del estado de un segundo nodo con el estado del primer nodo comprende llevar el segundo nodo al nivel bajo si el primer nodo se ha llevado al nivel alto y llevar el segundo nodo al nivel alto si el primer nodo permanece en nivel bajo cuando la señal de reloj de impulsos pasa al nivel bajo.

11. Método de la reivindicación 8, en el que dicha retención del estado de un nodo de salida comprende combinar lógicamente los estados del primer y el tercer nodos con una función NOR.