CIP 2015 : G06F 12/08 : en sistemas de memorias jerárquicas, p. ej. sistemas de memoria virtual.

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Notas[t] desde G01 hasta G12: INSTRUMENTOS

G SECCION G — FISICA.

G06 COMPUTO; CALCULO; CONTEO.

G06F TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores en los que una parte del cálculo se efectúa hidráulica o neumáticamente G06D, ópticamente G06E; sistemas de computadores basados en modelos de cálculo específicos G06N).

G06F 12/00 Acceso, direccionamiento o asignación en sistemas o arquitecturas de memoria (registro de la información en general G11).

G06F 12/08 · · en sistemas de memorias jerárquicas, p. ej. sistemas de memoria virtual.

CIP2015: Invenciones publicadas en esta sección.

Uso de compresión de memoria para reducir la carga de compromiso de memoria.

(06/05/2019) Un método de reducir una cantidad de compromiso de memoria para un programa en un dispositivo de cálculo , comprendiendo el método: determinar que el programa está en un estado a partir del cual el programa puede ser terminado, habiendo sido comprometida al programa una cantidad de memoria, siendo la cantidad de memoria un compromiso de memoria que garantiza la disponibilidad de una cantidad de memoria asignada al programa, habiendo sido usado por el programa un subconjunto de la cantidad de memoria comprometida al programa, e incluyendo la cantidad de memoria comprometida al programa varias páginas de memoria; …

Sistema de almacenamiento distribuido.

(24/04/2019) Un sistema de almacenamiento distribuido que comprende: una base de datos de co 5 ntenido que almacena datos de contenido digital que comprenden partes activables; un servidor de contenido acoplado con la base de datos de contenido; y al menos un dispositivo que tiene un área de almacenamiento legible por ordenador no transitoria y al menos un procesador, y acoplado con el servidor de contenido a través de una red, en donde, tras ejecutarse las instrucciones de software por parte de al menos un procesador, el dispositivo está configurado para: determinar el cumplimiento de un criterio de activación de contenido multicondicional en función de los atributos del dispositivo; en respuesta al cumplimiento de solo un subconjunto apropiado de los criterios de activación de contenido multicondicional,…

Sistemas y métodos para proporcionar como salida un resultado de una instrucción de procesador vigente tras su salida de una máquina virtual.

(03/04/2019) Un sistema anfitrión que comprende al menos un procesador hardware configurado para ejecutar una máquina virtual y un programa de seguridad informática, en donde el al menos un procesador hardware está configurado además para: en respuesta a la recepción de una instrucción de invitado para ejecución, determinar si la ejecución de la instrucción de invitado dentro de la máquina virtual provoca una violación de un permiso de acceso a memoria; y en respuesta a la determinación de si la ejecución de la instrucción de invitado provoca la violación, cuando la ejecución de la instrucción de invitado provoca la violación: determinar un resultado…

Método y aparato para extraer información de una base de datos.

(23/01/2019) Método implementado en el ordenador para extraer información a partir de una base de datos, donde dicho método incluye una cadena secuencial de cálculos principales que incluye un primer cálculo principal (P1) que opera un primer elemento de selección (S1) en un conjunto de datos (R0) que representa la base de datos para producir un resultado intermedio (R1), y un segundo cálculo principal (P2) que opera un segundo elemento de selección (S2) en el resultado intermedio (R1) para producir un resultado final (R2), donde dicho método incluye además la recuperación del resultado final mediante las etapas de: (a) calcular un primer valor de identificador de selección (ID1) como una huella digital…

Controlador de acceso a memoria, sistemas y procedimientos para optimizar los tiempos de acceso a memoria.

(09/01/2019) Un controlador de memoria , que comprende: un controlador configurado para acceder al menos a una ubicación de memoria correspondiente a al menos una página de memoria contenida en cada uno de una pluralidad de bancos de memoria de acuerdo con una configuración de acceso a memoria proporcionada para cada uno de la pluralidad de bancos de memoria; en donde la configuración de acceso a memoria permite que cada uno de una pluralidad de bancos de memoria cierre o deje abierta la al menos una página de memoria y en donde la configuración de acceso a memoria para cada uno de la pluralidad de bancos de memoria se configura como una configuración estática almacenada en uno o más registros internos; el controlador está configurado…

Proporcionar control de asignación de memoria caché compartida en sistemas de memoria caché compartida.

(11/12/2018) Un controlador de memoria caché de un sistema de memoria caché compartida , que comprende: medios para recibir una solicitud de acceso a memoria que comprende un identificador de calidad de servicio, QoS, QoSID, correspondiente a una clase de QoS (112 , 112 ) de una pluralidad de clases de QoS; medios para determinar si la solicitud de acceso a memoria corresponde a una línea de memoria caché de una pluralidad de líneas de memoria caché del sistema de memoria caché compartida; medios para seleccionar, como una partición objetivo, una de una partición mínima asignada a la clase de QoS correspondiente al QoSID mediante una máscara de bits de mapeado mínimo…

Generación de mediciones de uso aproximadas para sistemas de memoria caché compartida.

(05/12/2018) Un sistema de memoria caché compartida , que comprende: un medio para asociar cada subdivisión de memoria caché de una pluralidad de subdivisiones de memoria caché (200 -200(Y)) del sistema de memoria caché compartida con una clase de calidad de servicio, QoS, de una pluralidad de clases de QoS ; un medio para recibir una solicitud de acceso a memoria que comprende un identificador de QoS, QoSID; un medio para acceder a una subdivisión de memoria caché correspondiente a la solicitud de acceso a memoria entre la pluralidad de subdivisiones de memoria caché; un medio para determinar si el QoSID de la solicitud de acceso a memoria corresponde a la clase de QoS de la pluralidad de clases de QoS asociadas con la subdivisión de memoria caché; un medio para actualizar…

Sistemas y métodos de almacenamiento distribuido.

(02/05/2018) Un sistema de almacenamiento que comprende: un servidor de contenido; y una pluralidad de dispositivos, cada dispositivo teniendo una memoria que incluye un área de almacenamiento, una interfaz de red y al menos un procesador que es configurable, tras ejecutar una instrucción de software almacenada en la memoria, para: recibir, mediante la interfaz de red y bajo la dirección del servidor de contenido, contenido activable desde un dispositivo diferente en la pluralidad de dispositivos, en el que el contenido activable tiene criterios de activación de contenido multicondicional que operan como una función de atributos de dispositivo; almacenar al…

Administración de datos y metadatos de la caché.

(27/12/2017) Un método para ejecución en un ordenador que comprende una memoria y que tiene acoplado un medio de almacenamiento y un dispositivo de la caché , almacenando el medio de almacenamiento una pluralidad de elementos de datos cada uno en direcciones respectivas, cada uno de la pluralidad de elementos de datos también se almacena en una dirección correspondiente en el dispositivo de la caché, y almacena metadatos de la caché accesibles para el ordenador y proporciona un mapeo entre la dirección en el medio de almacenamiento y la dirección correspondiente en el dispositivo de la caché en que cada elemento de datos se almacena, dicho método se caracteriza por: en respuesta a la determinación de que el ordenador se ha iniciado, cargando solamente los niveles superiores de una estructura de datos jerárquica desde el dispositivo de la…

Compresión de memoria modificada.

(28/12/2016) Un procedimiento implementado por ordenador para aumentar la cantidad de memoria disponible para asignación a procesos de programas que se ejecutan en un dispositivo informático, donde la memoria es una memoria paginada, comprendiendo el procedimiento: identificar un primer conjunto de páginas de memoria que se han modificado, en el que el primer conjunto de páginas de memoria se asigna a uno de los procesos; comprimir el primer conjunto de páginas de memoria en un almacenamiento comprimido de la memoria paginada, en el que el almacenamiento comprimido está compuesto por un segundo conjunto de páginas de memoria; permitir a un administrador de memoria reutilizar…

Sistema de memoria caché y método para generar objetos que no están almacenados en la memoria caché a partir de componentes de objetos en la memoria caché y almacenados.

(26/10/2016) En un sistema de procesamiento de datos que tiene una memoria caché , un método para generar una imagen no almacenada en la memoria caché que comprende: determinar, por medio del sistema, un primer y segundo componentes, que se requieren para construir la imagen no almacenada en la memoria caché; localizar y obtener, por medio del sistema, el primer componente que está relacionado con la imagen no almacenada en la memoria caché, incluyendo el primer componente una etiqueta de componente y una carga útil de componente, incluyendo la etiqueta del componente un identificador de componente para identificar el primer componente, incluyendo la carga útil del componente información de la imagen, y estando presente el primer componente ya sea en la memoria caché o en un sistema…

Método de réplica de datos y sistema de almacenamiento.

(31/08/2016) Un método de réplica de datos, donde el método se aplica a un sistema de almacenamiento que comprende al menos un primer dispositivo de almacenamiento y un segundo dispositivo de almacenamiento, y comprende: determinar , mediante un primer sistema de almacenamiento, la información de réplica, donde la información de réplica se utiliza para indicar los datos del primer sistema de almacenamiento que es necesario replicar en un segundo sistema de almacenamiento en una tarea de réplica en curso, donde el primer dispositivo de almacenamiento y el segundo dispositivo de almacenamiento, que están en el primer sistema de almacenamiento, almacenan los mismos datos; determinar , mediante el primer sistema de almacenamiento, la primera información secundaria de réplica y la segunda información…

Gestión de almacenamiento virtual replicado en sitios de recuperación.

(03/08/2016) Un aparato que comprende: almacenamiento virtual replicado de una máquina virtual replicada, que incluye al menos un disco virtual base replicado que corresponde sustancialmente a un disco virtual base primario a ser replicado; un receptor configurado para recibir una pluralidad de copias de discos de diferenciación, de una pluralidad de tipos de copias, cada disco de diferenciación enlazado en una estructura de árbol a un disco padre respectivo que se creó anterior al disco de diferenciación, siendo dicho disco padre respectivo un disco de diferenciación padre o el disco virtual base primario, en el que una primera de la pluralidad de tipos de copias comprende una copia consistente de fallo…

Sistemas y métodos de almacenamiento distribuido.

(20/07/2016) Un sistema de almacenamiento que comprende: una interfaz de dispositivo móvil configurada para acoplarse a una pluralidad de dispositivos móviles (125, 125a, 125b), cada dispositivo móvil (125, 125a, 125b) comprendiendo una memoria legible por ordenador que tiene un área de almacenamiento ; y un servidor de contenido acoplado con la interfaz de dispositivo móvil y configurado para: obtener criterios de activación de contenido multicondicional relacionados con el contenido activable donde los criterios de activación de contenido multicondicional operan como una función de los atributos del dispositivo móvil; provocar que un primer dispositivo móvil (125, 125a, 125b) de la pluralidad de dispositivos móviles (125, 125a, 125b) almacene una porción del contenido activable…

Inyección de error de página en máquinas virtuales para provocar mapeo de páginas de memoria intercambiada hacia fuera en memoria virtualizada de VM.

(25/05/2016) Un sistema anfitrión [10] que comprende un procesador de hardware [12] configurado para operar: un hipervisor [30] configurado para exponer una máquina virtual [32] que comprende un procesador virtualizado [112] y una memoria virtualizada [114], la máquina virtual [32] configurada para emplear el procesador virtualizado [112] para ejecutar un proceso objetivo, en el que exponer la máquina virtual [32] comprende configurar una estructura de datos para almacenar un estado actual del procesador virtualizado [112], comprendiendo la estructura de datos un campo de inyección de evento que, cuando se establece a un valor predeterminado, provoca que el procesador virtualizado [112] genere un error de página; y un motor de introspección de memoria [40] que se ejecuta fuera de la máquina virtual [32], en el que el sistema anfitrión [10] está…

Gestores híbridos de criterios de memoria caché con escritura doble / escritura simple, y sistemas y procedimientos relacionados.

(23/03/2016) Un gestor de criterios de escritura en memoria caché , configurado para: determinar si al menos dos memorias caché , entre una pluralidad de memorias caché paralelas, están activas o no; instruir a una memoria caché activa, entre la pluralidad de memorias caché paralelas , para aplicar un criterio de memoria caché de escritura simple, si todas dichas una o más otras memorias caché, entre la pluralidad de memorias caché paralelas, están inactivas; e instruir a la memoria caché activa, entre la pluralidad de memorias caché paralelas , para aplicar un criterio de memoria caché de escritura doble, si cualquiera de dichas una o más otras memorias caché, entre la pluralidad de memorias caché paralelas, está activa; caracterizado porque el gestor de criterios de escritura en memoria…

Indexación escalable en una memoria de acceso no uniforme.

(16/09/2015) Un método de adaptar un proceso de indexación de acceso uniforme con una memoria flash NAND de acceso no uniforme , incluyendo el método: a) almacenar un diccionario de registros de índice en la memoria de acceso no uniforme , incluyendo los registros de índice claves de índice; b) mantener una tabla de traducción de compartimentos para mapear identificadores de compartimento lógicos a posiciones de compartimento físico de la memoria incluyendo generar un identificador de compartimento lógico por el hashing de desplazamiento de una clave de índice e incluyendo la tabla un mapeado del identificador de compartimento lógico a una posición de compartimento físico de la memoria donde se almacena el registro de índice asociado ; c) recoger en cache una pluralidad de compartimentos, donde cada compartimento incluye un conjunto…

Dispositivo para controlar el acceso a una estructura de memoria caché.

(27/05/2015) Un dispositivo para controlar el acceso a una estructura de memoria caché que comprende varios conjuntos caché durante la ejecución de al menos un programa informático, comprendiendo el dispositivo: - un módulo para generar valores semilla aleatorios o pseudo-aleatorios durante la ejecución del al menos un programa informático; - un módulo de función hash paramétrica para generar un identificador de conjunto caché para acceder a la estructura de memoria caché, generándose el identificador mediante la combinación de un valor semilla generado por el módulo para generar valores semilla y unos bits predeterminados de una dirección para acceder a una memoria principal asociada a…

Aparato, sistema, y método para un almacenamiento de estado sólido como memoria caché para un almacenamiento no volátil de alta capacidad.

(25/06/2014) Un aparato para gestionar el almacenamiento de datos sobre uno o más dispositivos de almacenamiento no volátiles de alta capacidad "HCNV" , comprendiendo el aparato: un controlador de almacenamiento que comprende un controlador de almacenamiento de estado sólido y un controlador de almacenamiento HCNV ; un módulo del extremo frontal de la memoria caché que gestiona las transferencias de datos asociadas con una petición de almacenamiento, funcionando las transferencias de datos entre un dispositivo solicitante y un almacenamiento de estado sólido como memoria caché para uno o más dispositivos de almacenamiento…

Método y dispositivo para leer y escribir una tarjeta de memoria.

(02/10/2013) Un método para leer y escribir una tarjeta de memoria que comprende una partición primaria y al menos unapartición de copia de seguridad, comprendiendo el método las siguientes etapas: cuando un dispositivo de lectura/escritura ha sido dispuesto para que escriba un primer archivo en la tarjeta dememoria: tras escribir el primer archivo en la partición primaria de la tarjeta de memoria, escribir elprimer archivo en al menos una partición de copia de seguridad, y cuando el dispositivo de lectura/escritura ha sido dispuesto para que lea un segundo archivo desde la tarjeta dememoria: leer con el dispositivo de lectura/escritura el segundo archivo desde la al menos una particiónde copia de seguridad; si la lectura del segundo archivo desde la partición de copia de seguridad es errónea , entonces leer…

Procedimiento para la emisión de un bloque de transmisión de datos y procedimiento y sistema para la transmisión de un bloque de transmisión de datos.

(13/03/2013) Procedimiento para la emisión de un bloque de transmisión de datos (DB), que presenta al menos un segmentode datos (DS) con un número predeterminado de una o varias unidades de datos (DE1-DEn) que deben identificarsecon una indicación de validez y un segmento de cabecera (KS), en el que el procedimiento se caracteriza porqueincluye las siguientes etapas: a) escritura de una unidad de datos (DE1-DEn) en una primera zona (A), predeterminada para el segmento dedatos (DS), de un registro de salida (A1), desde el que se envía el bloque de transmisión de datos (DB)registrado en memoria intermedia en un instante de emisión predeterminado por medio de unprocedimiento múltiple por división de tiempo a través de un sistema de bus ; b) escritura…

PROCESADOR DE GRAN VELOCIDAD, METODO DE UTILIZACION Y SOPOETES DE REGISTRO.

(16/12/2004). Ver ilustración. Solicitante/s: SONY COMPUTER ENTERTAINMENT INC.. Inventor/es: OHBA, AKIO SONY COMPUTER ENTERTAINMENT INC.

Un sistema procesador a alta velocidad, incluyendo: una CPU que tiene una memoria cache primaria (10a, b, c); una memoria cache secundaria dispuesta en un nivel jerárquico inferior al de dicha CPU, teniendo dicha memoria cache secundaria una primera MPU ; y una pluralidad de memorias principales conectadas a dicha memoria cache secundaria y dispuestas en paralelo entre sí, teniendo cada una de dichas memorias principales una memoria cache terciaria provista de una segunda MPU ; donde cada una de dicha primera MPU y dichas segundas MPUs tiene una función lógica cache y una función procesadora, por lo que es posible el procesado simultáneo distribuido.

SISTEMA DE TRATAMIENTO DE DATOS CON ACCESO NO UNIFORME A MEMORIA (NUMA) QUE ENVIA ESPECULATIVAMENTE UNA PETICION DE LECTURA A UN NODO DE TRATAMIENTO REMOTO.

(16/12/2003) Un sistema informático (NUMA) coherente con dispositivos caché, que comprende: una interconexión de nodos ; y al menos un nodo de proceso local y un nodo de proceso hogar remoto que están acoplados cada uno a dicha interconexión de nodos , incluyendo dicho nodo de proceso local una interconexión local , un procesador y una memoria del sistema acoplados a la interconexión local, y un controlador de nodo interpuesto entre dicha interconexión local y dicha interconexión de nodos , donde dicho controlador de nodo transmite especulativamente una transacción de solicitud de lectura recibida a partir de dicha interconexión local a dicho nodo de proceso hogar remoto mediante dicha interconexión de nodos si dicho nodo de proceso local no es un nodo hogar para los datos solicitados, caracterizado porque dicho controlador de nodo de…

CONSISTENCIA DE MEMORIA CACHE DE ORDENADORES.

(16/03/2003). Solicitante/s: NCIPHER CORPORATION LIMITED. Inventor/es: HARVEY, IAN, NIGEL.

Se describe un procedimiento de gestión de memoria en un sistema microprocesador, que comprende dos o más procesadores . Cada procesador tiene una memoria caché y el sistema tiene una memoria de sistema dividida en páginas, subdivididas en bloques. El procedimiento se refiere a la gestión de la memoria de sistema , identificando áreas de ella como "cacheables" "no cacheables" o "libres". Se proveen salvaguardias para garantizar que los bloques de la memoria de sistema no puedan ser cacheados simultáneamente por dos procesadores distintos.

SISTEMA DE PROCESADO DE INFORMACION QUE INCLUYE UNA MEMORIA INTERMEDIAY MEDIOS PARA PREBUSCAR DATOS.

(01/12/2002). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION. Inventor/es: KAHLE, JAMES ALLAN.

UN SISTEMA DE PROCESAMIENTO DE INFORMACION 10 COMPRENDE UN PROCESADOR 10 PARA PROCESAR INFORMACION, UNA MEMORIA DE SISTEMA 30, UNA MEMORIA OCULTA 12, Y UNA MEMORIA SUPLEMENTARIA 26, EN RESPUESTA A UNA PRIMERA INSTRUCCION, LA MEMORIA SUPLEMENTARIA ALMACENA LA PRIMERA INFORMACION DESDE UNA MEMORIA DE SISTEMA.EN RESPUESTA A UNA SEGUNDA INSTRUCCION, LA MEMORIA OCULTA ALMACENA LA SEGUNDA INFORMACION DESDE LA MEMORIA SUPLEMENTARIA SI LA PRIMERA INFORMACION COMPRENDE LA SEGUNDA INFORMACION Y DE LA MEMORIA DE SISTEMA DE OTRO MODO.

SISTEMA DE COMPUTADOR CON CAPACIDAD DE BUSQUEDA PREVIA EN ANTEMEMORIA BASADA EN TIPOS DE PETICION A LA CPU.

(01/07/2002). Ver ilustración. Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION. Inventor/es: GENDUSO, THOMAS BASILIO, VANDERSLICE, EDWARD ROBERT.

SE SUMINISTRA UN SISTEMA DE ORDENADOR QUE INCLUYE UNA CPU , UNA MEMORIA PRINCIPAL , UNA MEMORIA DE CACHE Y UN CONTROLADOR DE CACHE . LA CPU GENERA SEÑALES DE CONTROL QUE INDICAN CUANDO UNA PETICION DE LA CPU ES UNA PETICION PARA UNA INSTRUCCION O PARA DATOS Y UNA SEGUNDA SEÑAL DE CONTROL DE LA CPU QUE INDICA CUANDO UNA PETICION ES PARA RECUPERAR INFORMACION DE LA MEMORIA O PARA ALMACENAR INFORMACION EN LA MEMORIA. EL CONTROLADOR DE CACHE INCLUYE UNA LOGICA DE ACCESO PREVIO QUE ES SENSIBLE AL TIPO DE PETICION DE LA CPU PARA DETERMINAR LA CANTIDAD DE DATOS A SER ACCEDIDOS PREVIAMENTE EN LA MEMORIA CACHE DESDE LA MEMORIA PRINCIPAL.

PROCEDIMIENTO DE REPRESENTACION Y ACCESO DE DATOS.

(16/05/2002). Solicitante/s: WRIGHT TECHNOLOGIES PTY. LTD. Inventor/es: MICHIE, DAVID, CHARLES.

SE PRESENTA UN METODO PARA REPRESENTAR Y ACCEDER A UNA MATRIZ DE DATOS. PREFERIBLEMENTE, LA MATRIZ DE DATOS ES UNA IMAGEN. EL METODO COMPRENDE LA DETERMINACION DE SERIES DE SUBMUESTRAS (21 A 28) DE LA MATRIZ EN LA CUAL LAS SUBMUESTRAS (21 A 28) SON DE UNA GRANULARIDAD INCREMENTANTE. LA RECOGIDA DE SERIES DE SUBMUESTRAS CUBRE SUBSTANCIALMENTE LA TOTALIDAD DE LA MATRIZ DE DATOS. LA SERIE DE SUBMUESTRAS SE ALMACENAN ENTONCES EN ORDEN DE GRANULARIDAD DESDE LA GRANULARIDAD MAS TOSCA A LA GRANULARIDAD MAS FINA. DE ESTA FORMA, EN LA LECTURA DE LOS DATOS ALMACENADOS, SOLAMENTE SE NECESITA LEER LAS SUBMUESTRAS CORRESPONDIENTES (21 A 28).

MEMORIA CACHE INTERCALADA MULTI-ACCESIBLE, DE CICLO UNICO.

(16/03/2002) SE PRESENTA UNA MEMORIA DE CACHE INTERCALADO QUE TIENE CAPACIDAD DE ACCESO MULTIPLE DE CICLO SIMPLE. LA MEMORIA DE CACHE INTERCALADO COMPRENDE SUBMATRICES MULTIPLES DE CELDAS DE MEMORIA, UN CIRCUITO LOGICO DE ARBITRAJE PARA RECIBIR MULTIPLES DIRECCIONES DE ENTRADA PARA AQUELLAS SUBMATRICES Y UN CIRCUITO DE ENTRADA DE DIRECCIONES PARE APLICAR LAS MULTIPLES DIRECCIONES DE ENTRADA A ESAS SUBMATRICES. CADA UNA DE LA SUBMATRICES INCLUYE UNA SECCION DE DATOS PARES Y UNA SECCION DE DATOS IMPARES Y TRES MEMORIAS DIRECCIONABLES POR EL CONTENIDO PARA RECIBIR LAS MULTIPLES DIRECCIONES DE ENTRADA PARA SU COMPARACION CON LAS ETIQUETAS ALMACENAS EN ESTAS TRES MEMORIAS DIRECCIONABLES POR EL CONTENIDO. LA PRIMERA DE LAS TRES MEMORIAS DIRECCIONABLES POR EL CONTENIDO ESTA ASOCIADA CON LA…

SISTEMA DE TRATAMIENTO DE DATOS QUE EMPLEA COHERENCIA DE ANTEMEMORIA EMPLEANDO UN PROTOCOLO DE ESCRUTINIO.

(16/06/2000) UN SISTEMA Y UN METODO DE PROCESAMIENTO DE DATOS CAMBIA DINAMICAMENTE LA GRANULARIDAD DE COMPARACION DE UN CIRCUITO ENTRE UN SECTOR Y UNA PAGINA, DEPENDIENDO DEL ESTADO (ACTIVO O INACTIVO) DE UN DISPOSITIVO I/O DE ACCESO DE MEMORIA DIRECTO (DMA) 20,22 QUE ESTA ESCRIBIENDO A UN DISPOSITIVO 7 SOBRE EL BUS DEL SISTEMA 5 ASINCRONICAMENTE CUANDO SE COMPARA CON EL RELOJ DE LA CPU 1. USANDO GRANULARIDAD DE DIRECCION DE PAGINA, NO ACONTECERAN ACIERTOS DE CIRCUITO ERRONEOS, YA QUE LAS DIRECCIONES DE SECTORES POTENCIALMENTE INVALIDOS NO SE USAN DURANTE LA COMPARACION DE CIRCUITO. LAS DIRECCIONES DE MEMORIA DE SECTOR PUEDEN ESTAR EN UN ESTADO DE TRANSICION EN EL MOMENTO QUE EL RELOJ DE LA CPU DETERMINA QUE TENGA LUGAR UNA COMPARACION DE CIRCUITO, PORQUE ESTA DIRECCION…

MEMORIA.

(01/06/2000) LAS OPERACIONES DE UN SISTEMA DE MEMORIA DE ORDENADOR QUE SE HACE MAS VELOCES AL PROPORCIONAR UN CICLO DE BUSQUEDA DE MEMORIA MAS CORTO QUE EL CICLO ALMACENADO DE MEMORIA. PARA HACER ESTO, LA INVENCION CAMBIA EL TEMPORIZADOR DE LA PARTE DE RECUPERACION DE LA OPERACION DE BUSQUEDA EN LOS CHIPS DE MEMORIA SEMICONDUCTORES DE LA MEMORIA. CADA CHIP TIENE AL MENOS UNA RED DE MEMORIA DE ACCESO ALEATORIO DINAMICO (DRAM) Y UNA PEQUEÑA MEMORIA CACHE DE ALTA VELOCIDAD (SRAM) EN EL CHIP. EL CONTROLADOR DE MEMORIA DEL SISTEMA RECONOCE LA BUSQUEDA O ESTADO DE ALMACENAMIENTO DE UNA PETICION DE MEMORIA GENERANDO UNA DRAM SEÑAL TEMPORIZADA DE DIRECCION-DE SUBFILA (RAS) Y UNA SEÑAL TEMPORIZADA DE DIRECCION CACHE (CAS) PARA PERMITIR EL ACCESO Y DIRECCION DE BITS EN EL SRAM Y LA RECUPERACION DE DRAM. LA INVENCION…

COMUNICACIONES DE MENSAJES ENTRE PROCESADORES Y UN CONJUNTO DE ACOPLAMIENTO.

(01/04/2000) UN MECANISMO PARA MENSAJES DE COMUNICACION, INCLUYENDO CADA UNO UN COMANDO Y UNA RESPUESTA, EN UNA RED QUE TIENE COMPLEJOS DE PROCESADO CENTRALES (CPCS) Y UNA O MAS INSTALACIONES DE CONEXION. CADA INSTALACION DE CONEXION TIENE UN PROCESADOR CENTRAL PARA EJECUTAR INSTRUCCIONES Y UNA MEMORIA PRINCIPAL. LOS MENSAJES SON ENVIADOS DESDE UN BLOQUE DE CONTROL DEL MENSAJE EN LA MEMORIA PRINCIPAL DEL CPC QUE ENVIA EL MENSAJE, Y LA RESPUESTA AL MENSAJE ES RECIBIDA EN UN BLOQUE DE RESPUESTA DEL MENSAJE DEL CPC SIN UNA INTERRUPCION DEL PROGRAMA QUE ESTA SIENDO EJECUTADO POR EL PROCESADOR CENTRAL DEL CPC. CADA MENSAJE DESDE UN CPC A LA INSTALACION…

SISTEMA MULTIPROCESADOR CON MEMORIAS CACHE.

(16/02/2000). Solicitante/s: SIEMENS NIXDORF INFORMATIONSSYSTEME AKTIENGESELLSCHAFT. Inventor/es: SACHS, HARALD, DIPL.-ING.

SE PROPONE UN SISTEMA MULTIPROCESADOR CON UNA MULTIPLICIDAD DE SISTEMAS BUS EN SERIE DISPUESTOS DE FORMA PARALELA, A LOS QUE PUEDEN SER CONECTADOS UNA ALTA CANTIDAD DE COMPONENTES (SPK1, SPKM, SSK) DE SISTEMA. EN LOS COMPONENTES (SPK1, SPKM, SSK) DE SISTEMA, SE TRATA DE COMPONENTES DE (SPK1, SPKM) DE SISTEMA PROCESADOR QUE MUESTRA UNA MEMORIA CACHE Y ALREDEDOR DE COMPONENTES DE SISTEMA-MEMORIA. CADA COMPONENTE (SPK1, SPKM, SSK) DE SISTEMA ESTA UNIDO CON CADA SISTEMA BUS EN SERIE. LOS COMPONENTES (SPK1, SPKM) DE SISTEMA-PROCESADOR DISPONEN PARA CADA BUS (SB1, SBN-1, SBN) DE ALTA VELOCIDAD EN SERIE, MEDIOS PARA EL MANTENIMIENTO DE LOS DERECHOS DE CONSISTENCIA DEL CONTENIDO DE LA MEMORIA CACHE.

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