Proporcionar control de asignación de memoria caché compartida en sistemas de memoria caché compartida.

Un controlador de memoria caché (110) de un sistema de memoria caché compartida (100),

que comprende:

medios para recibir una solicitud de acceso a memoria que comprende un identificador de calidad de servicio, QoS, QoSID, correspondiente a una clase de QoS (112(0), 112(1)) de una pluralidad de clases de QoS;

medios para determinar si la solicitud de acceso a memoria corresponde a una línea de memoria caché de una pluralidad de líneas de memoria caché del sistema de memoria caché compartida;

medios para seleccionar, como una partición objetivo, una de una partición mínima asignada a la clase de QoS correspondiente al QoSID mediante una máscara de bits de mapeado mínimo (200(0), 200(1)) y una partición máxima asignada a la clase de QoS correspondiente al QoSID mediante una máscara de bits de mapeado máximo (202(0), 202(1)), que responde a la determinación de que la solicitud de acceso a memoria no corresponde a la línea de memoria caché de la pluralidad de líneas de memoria caché; y

medios para asignar la línea de memoria caché de la pluralidad de líneas de memoria caché dentro de la partición objetivo para una operación de llenado de memoria caché, que responde a la determinación de que la solicitud de acceso a memoria no corresponde a la línea de memoria caché de la pluralidad de líneas de memoria caché.

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/US2015/059677.

Solicitante: QUALCOMM INCORPORATED.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 5775 MOREHOUSE DRIVE SAN DIEGO, CA 92121-1714 ESTADOS UNIDOS DE AMERICA.

Inventor/es: HOWER,DEREK ROBERT, CAIN,III HAROLD WADE.

Fecha de Publicación: 11 de Diciembre de 2018.

Clasificación Internacional de Patentes:

G06F11/34 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 11/00 Detección de errores; Corrección de errores; Monitorización (detección, corrección o monitorización de errores en el almacenamiento de información basado en el movimiento relativo entre el soporte de registro y el transductor G11B 20/18; monitorización, es decir, supervisión del progreso del registro o reproducción G11B 27/36; en memorias estáticas G11C 29/00). › Registro o evaluación estática de la actividad del computador, p. ej. de las interrupciones o de las operaciones de entrada-salida.
G06F12/08 G06F […] › G06F 12/00 Acceso, direccionamiento o asignación en sistemas o arquitecturas de memoria (entrada digital a partir de, o salida digital hacia soportes de registro, p. ej. hacia unidades de almacenamiento de disco G06F 3/06). › en sistemas de memorias jerárquicas, p. ej. sistemas de memoria virtual.
G06F12/0831 G06F 12/00 […] › que utilizan un esquema de bus, p. ej. con monitorización de bus o medios de vigilancia.
G06F12/084 G06F 12/00 […] › con memoria caché compartida.
G06F12/0842 G06F 12/00 […] › para multiprocesamiento o multitarea.
G06F12/0846 G06F 12/00 […] › Memoria caché con múltiples etiquetas o conjuntos de datos accesibles simultáneamente.
G06F12/12 G06F 12/00 […] › Control de remplazamiento.
G06F12/128 G06F 12/00 […] › adaptado a los sistemas de memoria caché multidimensionales, p. ej. asociativos de conjunto, multicaché, multiconjunto o multinivel.

PDF original: ES-2693341_T3.pdf

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