CIP 2015 : H03M 13/25 : Detección de errores o corrección de errores transmitidos por codificación espacial de la señal,

es decir, añadiendo redundancia en la constelación de la señal, p. ej. modulación codificada de Trellis [TCM].

CIP2015HH03H03MH03M 13/00H03M 13/25[1] › Detección de errores o corrección de errores transmitidos por codificación espacial de la señal, es decir, añadiendo redundancia en la constelación de la señal, p. ej. modulación codificada de Trellis [TCM].

H SECCION H — ELECTRICIDAD.

H03 CIRCUITOS ELECTRONICOS BASICOS.

H03M CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO, EN GENERAL (por medio de fluidos F15C 4/00; convertidores ópticos analógico/digitales G02F 7/00; codificación, decodificación o conversión de código especialmente adaptada a aplicaciones particulares, ver las subclases apropiadas, p. ej. G01D, G01R, G06F, G06T, G09G, G10L, G11B, G11C, H04B, H04L, H04M, H04N; cifrado o descifrado para la criptografía o para otros fines que implican la necesidad de secreto G09C).

H03M 13/00 Codificación, decodificación o conversión de código para detectar o corregir errores; Hipótesis básicas sobre la teoría de codificación; Límites de codificación; Métodos de evaluación de la probabilidad de error; Modelos de canal; Simulación o prueba de códigos (detección o correción de errores para la conversión de código o la conversión analógico/digital, digital/analógica H03M 1/00 - H03M 11/00; especialmente adaptados para los computadores digitales G06F 11/08, para el registro de la información basado en el movimiento relativo entre el soporte de registro y el transductor G11B, p. ej. G11B 20/18, para memorias estáticas G11C).

H03M 13/25 · Detección de errores o corrección de errores transmitidos por codificación espacial de la señal, es decir, añadiendo redundancia en la constelación de la señal, p. ej. modulación codificada de Trellis [TCM].

CIP2015: Invenciones publicadas en esta sección.

Intercalador de bits para un sistema de BICM con códigos QC LDPC.

(06/03/2019) Un procedimiento de entrelazado de bits para entrelazar bits de una palabra de código generada basándose en un esquema de codificación de verificación de paridad de baja densidad cuasi cíclica, que incluye un esquema de codificación de verificación de paridad de baja densidad cuasi cíclica de repetición-acumulación, comprendiendo el procedimiento de entrelazado de bits: una etapa de permutación de bits para aplicar un procedimiento de permutación de bits a la palabra de código formada por N bloques cíclicos, cada uno de los cuales consiste en Q bits, para reordenar los bits de la palabra de código de acuerdo con una regla…

Entrelazador de bits para un sistema BICM con códigos QC LDPC.

(28/02/2019) Un método de entrelazado de bits para entrelazar bits de una palabra de código generada en base a un esquema de codificación con comprobación de paridad de baja densidad cuasicíclica, que incluye un esquema de codificación con comprobación de paridad de baja densidad cuasicíclica de repetir-acumular, comprendiendo el método de entrelazado de bits: un paso de permutación de bloque cíclico consistente en aplicar un proceso de permutación de bloque cíclico a la palabra de código constituida por N bloques cíclicos, cada uno de los cuales consta de Q bits, para reordenar los bloques cíclicos de acuerdo con una regla de permutación de bloque cíclico que define una reordenación de los bloques cíclicos; un paso de permutación de bit consistente en aplicar un proceso…

Entrelazador de bits para un sistema BICM con códigos de tipo QC LDPC.

(26/02/2019) Un procedimiento de entrelazado de bits para entrelazar bits de una palabra de código generada basándose en un esquema de codificación de comprobación de paridad de baja densidad casi cíclica, incluyendo un esquema de codificación de comprobación de paridad de baja densidad cuasi-cíclico de repetición-acumulación, comprendiendo el procedimiento de entrelazado de bits: una etapa de permutación de bits para aplicar un procedimiento de permutación de bits a la palabra de código formada por N bloques cíclicos, cada uno de los cuales consistiendo en Q bits, para reordenar los bits de la palabra de código de acuerdo con una…

Procedimiento para determinar el tamaño de bloque de transporte y procedimiento de transmisión de la señal que usa el mismo.

(06/02/2019) Un procedimiento para realizar, por parte de un primer dispositivo, una codificación de canal de datos que se van a transmitir a un segundo dispositivo, comprendiendo el procedimiento: adjuntar (S101) un código de bloque de transporte, TB, verificación de redundancia cíclica, CRC, a un TB que tiene un tamaño para producir un TB con TB CRC adjuntado; segmentar (S102) el TB con TB CRC adjuntado en múltiples bloques de códigos; CB; adjuntar (S103) un código CB CRC a cada uno de los múltiples CB; y codificar los CB con CB CRC adjuntados por medio de un turbo codificador, y caracterizado el procedimiento por que: el tamaño del TB es uno de una pluralidad de tamaños de bloques de transporte predeterminados, y la pluralidad…

Codificación y descodificación de un código LDPC con tasa 18/30 (3/5) de longitud 64.800.

(25/01/2019) Aparato de procesamiento de datos que comprende: una unidad de codificación configurada para codificar bits de información a un código comprobación de paridad de baja densidad, LDPC (Low Density Parity Check), que tiene una longitud de código de 64.800 bits y una tasa de codificación de 18/30 en base a una matriz de comprobación de paridad del código LDPC, en el que el código LDPC incluye bits de información y bits de paridad, la matriz de comprobación de paridad incluye una parte de matriz de información de dimensión MxK correspondiente a los bits de información y una parte de matriz de paridad de dimensión MxM correspondiente a los bits de paridad, y en el que K = 38.880…

Método y aparato para codificar y método y aparato para decodificar un código LDPC de 64K y tasa 2/3.

(25/10/2017) Un aparato de codificación para llevar a cabo una codificación mediante un código de Comprobación de Paridad de Baja Densidad, LDPC, que comprende: medios de codificación adaptados para llevar a cabo una codificación LDPC de bits de información en palabras de código LDPC que tienen una longitud de código de N ≥ 64.800 bits, una longitud de paridad de M ≥ 21.600 bits y una tasa de codificación de r ≥ 2/3; en donde la codificación LDPC se lleva a cabo según una matriz de comprobación de paridad MxN del código LDPC, y dicha matriz de comprobación de paridad MxN incluye una matriz de paridad de dimensión MxM y una matriz de información de dimensión MxK, con K ≥ 43.200, en la que la matriz de paridad…

Patrón de permutación de bits para BICM con códigos LDPC de tasa 2/3 y constelaciones 256QAM.

(28/06/2017) Un aparato de procesamiento de datos , que comprende una sección de sustitución para asignar mb bits de código, donde m ≥ 8 y un número entero positivo predeterminado b ≥ 2, a b símbolos de m bits de símbolo, en donde los mb bits se han obtenido codificando bits de información en una palabra de código de Control de Paridad de Baja Densidad , LDPC, con una longitud de código N de 64.800 y una tasa de codificación de 2/3, los bits de código de la palabra de código LDPC que están escritos en una dirección de columna de una unidad de almacenamiento para almacenar mb bits en una dirección de fila y N/ mb bits en la dirección de columna, donde los mb…

Intercalado de paridad y con torsión de columna para códigos LDPC.

(31/05/2017) Un aparto de procesamiento de datos configurado para procesar un código de comprobación de paridad de baja densidad, LDPC, como se ha prescrito en el estándar DVB-S.2 ETSI EN 302 307 V1.1.2, dicho aparato de procesamiento de datos que comprende: un almacén configurado para almacenar bits de código del código LDPC en una dirección de fila y una dirección de columna, una unidad de reordenación configurada para reordenar los bits de código del código LDPC, el código LDPC que se genera según una matriz de comprobación de paridad que comprende una matriz de información y una matriz de paridad, la matriz de información que corresponde a bits de información del…

Aparato y método de decodificación para un código LDPC de 64K y tasa 2/3.

(17/05/2017) Un aparto de decodificación para decodificar palabras de código codificadas con Comprobación de Paridad de Baja Densidad, LDPC, que comprende: una unidad de decodificación para decodificar una palabra de código LDPC en base a una matriz de comprobación de paridad, la palabra de código LDPC que tiene una longitud de código de N ≥ 64.800 bits y que se ha codificado según una tasa de codificación de r ≥ 2/3 usando la matriz de comprobación de paridad; en donde la matriz de comprobación de paridad incluye una matriz de información HA M x K y una matriz de paridad HT M x M que es una parte que corresponde a bits de paridad de la palabra de código LDPC, donde K ≥ Nr ≥ N-M ≥ 43.200, y una longitud de paridad de M ≥ 21.600; la matriz de paridad HT que tiene una estructura de escalera, en la que los elementos…

Diseño de conjunto de modulación por multitono discreto (DMT) y codificación para sistemas DSL.

(30/11/2016) Sistema que comprende: un transmisor para transmitir un mensaje codificado a un receptor de mensaje codificado de extremo lejano , comprendiendo el transmisor : un codificador configurado para codificar un mensaje de longitud k en un mensaje codificado de longitud n con un código de bloque (n, k) lineal sistemático, teniendo el código de bloque lineal sistemático una matriz generadora [I P], en la que I representa una matriz identidad de componente de código de bloque lineal y P representa una matriz P optimizada específica que especifica bits de redundancia; y un modulador configurado para modular el mensaje codificado a uno o más tonos que forman un símbolo de multitono discreto, DMT, que usa un esquema de modulación codificada de enrejado, TCM, con un código de enrejado de tasa n/(n+1), en el que la matriz P optimizada específica…

Procedimiento y aparato para decodificación de canal en un sistema de comunicación que utiliza códigos LDPC perforados.

(24/08/2016) Un procedimiento para una decodificación de canal usando un código de comprobación de paridad de baja densidad, LDPC, comprendiendo el procedimiento: demodular una señal transmitida desde un transmisor; determinar posiciones de bits de paridad perforados basándose en información acerca de un orden predeterminado de conjuntos de bits de paridad perforados y un número de conjuntos de bits de paridad perforados; y decodificar datos usando las posiciones de los bits de paridad perforados; en el que el orden predeterminado de los conjuntos de bits de paridad perforados se determina como 6, 4, 13, 9, 18, 8, 15, 20, 5, 17, 2, 22, 24, 7, 12, 1, 16, 23, 14, 0, 21, 10, 19, 11, 3, cuando una longitud de palabra de código, N1, es 16200, una longitud de información,…

Aparato de transmisión de señal de difusión, aparato de recepción de señal de difusión y métodos correspondiente.

(27/07/2016) Un método para recibir una señal de difusión en un receptor, comprendiendo el método: recibir una primera señal de difusión que se transmite a través de al menos una de una primera y segunda antenas de transmisión y recibir una segunda señal de difusión que se transmite a través de al menos una de la primera y segunda antenas de transmisión, incluyendo la primera señal de difusión una primera trama e incluyendo la segunda señal de difusión una segunda trama, incluyendo la primera trama un símbolo de preámbulo, un símbolo de preámbulo adicional y símbolos de datos, e incluyendo la segunda trama un símbolo de preámbulo, un símbolo de preámbulo adicional y símbolos de datos; obtener…

Sistema de codificación de clases laterales de dos niveles para Gigabit Ethernet en fibra óptica plástica.

(20/07/2016) Procedimiento para codificar datos digitales para transmisión en una fibra óptica plástica , comprendiendo el procedimiento las etapas de: codificar datos digitales de entrada mediante una codificación clase lateral de dos niveles que incluye: separar los datos digitales de entrada solamente en una primera parte y una segunda parte de datos, cada una con un número predeterminado de bits incluyendo asignar cíclicamente un primer número predeterminado de bits a la primera parte y un segundo número predeterminado de bits a la segunda parte; codificar la primera parte de datos con un primer código BCH acortado en un primer nivel; en el primer nivel, asignar la primera parte codificada sobre símbolos de una primera constelación de modulación por amplitud en cuadratura de múltiples…

Aparato y método de procesamiento de datos.

(06/01/2016) Un aparato de procesamiento de datos dispuesto en funcionamiento para recuperar bits de datos desde símbolos de datos recibidos desde un número predeterminado de señales de sub-portadora de un símbolo Multiplexado por División de Frecuencias Ortogonales, OFDM, y formar una corriente de bits de salida, comprendiendo el aparato de procesamiento de datos: un desentrelazador de símbolos que puede funcionar para introducir por lectura en una memoria de entrelazador de símbolos el número predeterminado de símbolos de datos desde las señales de sub-portadora OFDM, y para extraer por lectura de la memoria de entrelazador de símbolos los símbolos de datos adentro…

Intercalador de bits para un sistema de BICM con códigos QC LDPC.

(10/11/2015) Un método de intercalación de bits para intercalar una palabra de código generada mediante una codificación de comprobación de paridad de baja densidad cuasi cíclica, QC LDPC, que emplea Q × Q matrices circulantes, incluyendo codificación QC LDPC de repetir-acumular, comprendiendo el método de intercalación de bits: una etapa de permutación de bits para aplicar un proceso de permutación de bits a la palabra de código para redisponer bits de palabra de código, estando compuesta la palabra de código de N bloques cíclicos consistiendo cada uno en Q bits de bloques cíclicos; y una etapa de división para dividir la palabra de código, después…

Intercalador de bits para un sistema de BICM con códigos QC LDPC.

(12/08/2015) Un método de intercalación de bits para intercalar una palabra de código generada mediante una codificación de comprobación de paridad de baja densidad cuasi cíclica, QC LDPC, que emplea Q × Q matrices circulantes, incluyendo codificación QC LDPC de repetir-acumular, comprendiendo el método de intercalación de bits: una etapa de permutación de bits para aplicar un proceso de permutación de bits a la palabra de código para redisponer bits de palabra de código, estando compuesta la palabra de código de N bloques cíclicos consistiendo cada uno en Q bits de bloques cíclicos; y una etapa de división para dividir la palabra de código, después del proceso de permutación de bits, en una pluralidad de palabras de constelación, estando compuesta cada una de las palabras…

Entrelazador de bits para un sistema BICM con códigos de tipo QC LDPC.

(05/08/2015) Un método de entrelazado de bits para el entrelazado de una palabra de código generada por una codificación cuasi cíclica de comprobación de paridad de baja densidad, QC LDPC, que emplee Q×Q matrices circulantes, incluyendo una codificación QC LDPC de acumulación repetitiva, comprendiendo el método de entrelazado de bits: una etapa de permutación del bloque cíclico de aplicación de un proceso de permutación del bloque cíclico a la palabra de código compuesta de N bloques cíclicos consistente cada uno en Q bits del bloque cíclico, de modo que redispongan los N bloques cíclicos de acuerdo con una regla de permutación…

Dispositivo de procesamiento de datos y método de procesamiento de datos.

(22/07/2015) Un dispositivo de procesamiento de datos que realiza la codificación de bits de información que comprende: una unidad de codificación que realiza la codificación de los bits de información en una palabra de código de un código de Control de Paridad de Baja Densidad, LDPC, que tiene una longitud de código de 4320 bits y una tasa codificada de 1/2 sobre la base de una matriz de control de paridad del código LDPC, en donde la matriz de control de paridad incluye una matriz de información de 2160 filas x 2160 columnas y una matriz de paridad de 2160 filas x 2160 columnas, en donde la matriz de paridad tiene una estructura escalonada, en la que los elementos están alineados en un modelo…

Método y aparato para codificación de canales en un sistema de comunicaciones utilizando códigos LDPC perforados.

(24/06/2015) Un método para una codificación de canal que utiliza código de comprobación de paridad de baja densidad, LDPC, teniendo el código LDPC una matriz de comprobación de paridad que comprende una parte de información y una parte de paridad, comprendiendo la parte de información grupos de columnas que tienen igual longitud M1, donde el método comprende: Determinar un número de bits de paridad para perforación; formar conjuntos de bits de paridad a partir de la división de los bits de paridad en intervalos predeterminados; determinar el número de conjuntos de bits de paridad a ser perforados en base al número de bits de paridad para perforación; y perforar bits de paridad en base al número determinado de conjuntos de bits de paridad a perforar, y de acuerdo con un orden predeterminado de conjuntos de bits de paridad a perforar, en…

Patrones de permutación de bits para modulación codificada de LDPC y constelaciones QAM.

(27/05/2015) Método para procesar señales digitales que deben ser enviadas a un modulador de QAM del tipo 256QAM, siendo dichas señales unas señales de audio y vídeo codificadas de acuerdo con un código de LDPC con una velocidad de código de 3/5 en paquetes que comprenden NFRAME bits, siendo dicho código de LDPC con una velocidad de 3/5 el correspondiente de la norma DVB-S2, estando dichos paquetes escritos en una matriz de intercalación por medio de un bloque Intercalador, presentando dicha matriz de intercalación un tamaño total NFRAME y comprendiendo 16 columnas y un número de filas igual a NFRAME dividido por 16, y un bloque Demux lleva a cabo una permutación de bits de los bits recibidos desde dicho bloque Intercalador antes de la función de establecimiento de correspondencias de la constelación, y un…

Patrones de permutación de bits para modulación codificada de LDPC y constelaciones de 64QAM.

(27/05/2015) Método para procesar señales digitales que deben ser enviadas a un modulador de QAM del tipo 64QAM, siendo dichas señales unas señales de audio y vídeo codificadas de acuerdo con un código de LDPC con una velocidad de código de 3/5 en paquetes que comprenden NFRAME bits, siendo dicho código de LDPC con una velocidad de código de 3/5 el correspondiente de la norma DVB-S2, estando dichos paquetes escritos en una matriz de intercalación por medio de un bloque Intercalador, presentando dicha matriz de intercalación un tamaño total NFRAME y comprendiendo 12 columnas y un número de filas igual a NFRAME dividido por 12, y un bloque Demux lleva a cabo una permutación de bits de los bits recibidos desde dicho bloque Intercalador antes de la…

Patrones de permutación de bits para modulación codificada de LDPC y constelaciones de 16QAM.

(27/05/2015) Método para procesar señales digitales que deben ser enviadas a un modulador de QAM del tipo 16QAM, siendo dichas señales unas señales de audio y vídeo codificadas de acuerdo con un código de LDPC con una velocidad de código de 3/5 en paquetes que comprenden NFRAME bits, siendo dicho código de LDPC con una velocidad de 3/5 el correspondiente de la norma DVB-S2, estando dichos paquetes escritos en una matriz de intercalación por medio de un bloque Intercalador, presentando dicha matriz de intercalación un tamaño total NFRAME y comprendiendo 8 columnas y un número de filas igual a NFRAME dividido por 8, y un bloque Demux lleva a cabo una permutación de…

Codificación de los códigos de comprobación de paridad de baja densidad.

(29/10/2013) Un método para codificar señales, comprendiendo el método: codificar un mensaje de entrada en una contraseña con un codificador de Comprobación de Paridad de Baja Densidad (LDPC) donde la etapa de codificar comprende: recibir bits de información, i0, i1,..., im, ..., ikldpc-1, inicializar bits de paridad, p0, p1, ..., pj, pnldpc-kldpc-1, de un código de Comprobación de Paridad de Baja Densidad (LDPC) que tiene un índice de código de 4/5, 3/5, 8/9 o 9/10 de acuerdo con p0 ≥ p1 ≥ ... ≥ pnldpc-kldpc-1 ≥ 0; generar, en base a los bits de información, bits de paridad al acumular los bits de información realizando operaciones para cada bit de información, im, pj ≥ pj im para cada valor correspondiente de j, y posteriormente…

Perforación de códigos LDPC en función del esquema de modulación.

(11/09/2013) Un método para perforar bits de paridad de una palabra de código de comprobación de paridad de baja densidad(LDPC) asociada con una codificación de canal en un sistema de comunicación que utiliza un código LDPC en untransmisor que incluye un aplicador 1580 de patrón de perforación, involucrando el código LDPC una matriz decomprobación de paridad, comprendiendo la matriz de comprobación de paridad una parte de informacióncorrespondiente a bits de información de una palabra de código LDPC y una parte de paridad correspondiente a bitsde paridad de la palabra de código LDPC, comprendiendo la parte de información grupos de columnas que tienenigual longitud, caracterizado porque el método comprende: determinar un número Np de bits de paridad para perforación…

Aparato para transmitir y recibir una señal y método de transmisión y recepción de una señal.

(21/08/2013) Un aparato para transmitir al menos una señal de difusión que tiene datos de Conexión de Capa Física, PLP, para llevar un flujo de servicio, el aparato comprende: medios para codificación exterior de los datos de PLP; medios para codificar por Comprobación de Paridad de Baja Densidad, LDPC, los datos de PLPcodificados exteriores, para la corrección de error de envío y emitir una Trama de corrección de error deenvío, FECFrame, de los datos PLP codificados por LDPC; medios para establecer correspondencia de la FECFrame sobre una constelación de Modulación deAmplitud en Cuadratura, QAM, para formar, una Trama de corrección de error de envío compleja,XFECFrame; medios para insertar una Cabecera FECFrame delante de XFECFrame; medios…

Aparato y método de procesamiento de datos.

(31/07/2013) Un receptor dispuesto en operación para la recuperación de bits de datos a partir de símbolos de datos recibidos apartir de un número predeterminado de señales sub-portadoras de símbolos Multiplexados por División de FrecuenciasOrtogonales (OFDM) y para formar un flujo de bits de salida, siendo el número predeterminado de señales subportadorasde los símbolos OFDM que se determina en función de uno entre una pluralidad de modos defuncionamiento, comprendiendo dicho receptor: un desintercalador de símbolos dispuesto en operación para la recuperación de primeros conjuntos de símbolos dedatos a partir de primeros símbolos OFDM en función de un proceso de intercalado impar y de segundos conjuntos desímbolos de datos a partir de segundos símbolos OFDM en función de un proceso de intercalado par y para…

Aparato y método de procesamiento de datos.

(12/06/2013) Un transmisor para comunicar bits de datos mediante un número predeterminado de señales de sub-portadoras desímbolos Multiplexados por División de Frecuencias Ortogonales (OFDM), estando el número predeterminado de señales de sub-portadoras determinado en conformidad con uno de entre una pluralidad de modos de funcionamiento, comprendiendo el transmisor: un intercalador de paridad utilizable para realizar un intercalado de paridad sobre bits de datos codificados porControl de Paridad de Baja Densidad (LDPC) obtenidos mediante codificación LDPC de los bits de datos en conformidadcon una matriz de control de paridad de un código LDPC,…

Aparato y método de procesamiento de datos.

(26/03/2013) Un receptor dispuesto en funcionamiento para recuperar bits de datos desde símbolos de datos recibidos desdeun número predeterminado de señales de sub-portadora de un símbolo Multiplexado por División de FrecuenciasOrtogonales (OFDM) y formar una corriente de bits de salida, comprendiendo el aparato de procesamiento de datos:un desentrelazador de símbolos que puede funcionar para introducir por lectura en una memoria deentrelazador de símbolos el número predeterminado de símbolos de datos desde las señales de sub-portadoraOFDM, y para extraer por lectura de la memoria de entrelazador de símbolos los símbolos de datos adentro deuna corriente…

Aparato y método de procesamiento de datos.

(22/03/2013) Un transmisor para comunicar bits de datos a través de un número predeterminado de señales de sub-portadorade un símbolo Multiplexado por División de Frecuencia Ortogonal (OFMD), comprendiendo el transmisor: un intercalador de paridad, operable para realizar intercalación de paridad sobre bits de datos codificadospor Comprobación de Paridad de Baja Densidad (LDPC) obtenidos mediante codificación de LDPC de los bits dedatos de acuerdo con una matriz de comprobación de paridad de un código de LDPC, que incluye una matriz deparidad correspondiente a bits de paridad de un código de LDPC, teniendo la matriz de paridad una estructuragradual, de modo que un bit de paridad de los bits de datos codificados por LDPC es intercalado en una posición debit de paridad diferente, una unidad de mapeo para mapear…

Procedimiento y sistema para generar códigos de comprobación de paridad de baja densidad (LDPC).

(07/03/2012) Un procedimiento para la codificación de señales, comprendiendo el procedimiento: codificar un mensaje de entrada en una palabra de código con un codificador de Comprobación de Paridad de Baja Densidad (LDPC) , en el que la etapa de codificación comprende: recibir bits de información i0, i1, ..., im, ..., ikldpc -1; inicializar los bits de paridad p0, p1, ..., pj, ...p nldpc - kldpc - 1, de un código de Comprobación de Paridad de Baja Densidad (LDPC) que tiene una tasa de código de 1/2, 5/6, o 3/4 de acuerdo con p0 = p1 = ... = pnldpc - kldpc - 1 = 0; generar, en base a los bits de información, los bits de paridad acumulando los bits de información realizando las operaciones para cada uno de los bits de información, im, pj = pj im para cada valor correspondiente de…

CONVERTIDOR DE TRELLIS PARA DESCODIFICADORES TRELLIS.

(16/05/2005) EL DEMAPEADOR ENREJADO QUE ES CAPAZ DE DEMAPEAR CODIGO DE ENREJADO 8-PKS Y QUAM 16, 32, 64, 128 Y 256, CONTIENE LOS CANALES I Y Q, EL REMAPEADOR RAM, UN MEDIO OGICO DE MAPEADO 8-PSK Y UN SELECTOR MUX. CADA UNA DE LAS RAMS INCLUYE UNA TABAL DE LOOKUP Y ES SELECTIVAMENTE PROGRAMADA POR CADA UNO DE LOS CODIGOS QAM. LA RAM DEL CANAL I Y LA DEL CANAL Q , CADA UNA DE LAS CUALES TIENE CAPACIDAD DE ALMACENAMIENTO DE 768 BITS, ENVIAN DIRECTAMENTE SUS SALIDAS HACIA EL MUX , ASI COMO LA SALIDA DEL DEMAPEADOR ENREJADO EN RESPUESTA A UN CODIGO ENREJADO QAM QUE ES POTENCIA PAR DE 2 QUE HA SIDO SELECCIONADA. EN RESPUESTA AL CODIGO DE ENREJADO QAM…

 

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