Codificación de los códigos de comprobación de paridad de baja densidad.

Un método para codificar señales, comprendiendo el método: codificar un mensaje de entrada en una contraseña con un codificador de Comprobación de Paridad de Baja Densidad (LDPC) (203) donde la etapa de codificar comprende:



recibir bits de información, i0, i1,..., im, ..., ikldpc-1, inicializar bits de paridad, p0, p1, ..., pj, pnldpc-kldpc-1, de un código de Comprobación de Paridad de Baja Densidad (LDPC) que tiene un índice de código de 4/5, 3/5, 8/9 o 9/10 de acuerdo con p0 ≥ p1 ≥ ... ≥ pnldpc-kldpc-1 ≥ 0; generar, en base a los bits de información, bits de paridad al acumular los bits de información realizando operaciones para cada bit de información, im, pj ≥ pj im para cada valor correspondiente de j, y posteriormente realizar la operación, comenzando con j ≥ 1, pj ≥ pj pj-1, para j ≥ 1,2, ..., nldpc-kldpc-1; y generar la contraseña, c, de tamaño nldpc cuando c ≥ (i0, i1,..., ikldpc-1, p0, p1, ..., pnldpc-kldpc-1) donde pj, para j ≥ 1,2, ..., nldpc-kldpc-1, es el contenido final de pj, donde j es una dirección de bit de paridad igual a {x + m mod 360x q} mod (nldpc-kldpc), nldpc es un tamaño de contraseña correspondiente a 64800, kldpc es un tamaño de bloque de información correspondiente al índice de código multiplicado por nldpc, m es un número entero correspondiente a un bit particular de información, y x indica una dirección de bit de paridad, donde cada fila de las siguientes tablas especifica direcciones x para un particular de los índices de código de 4/5, 3/5, 8/9 o 9/10 correspondientes a una particular de las tablas, donde q se especifica en la siguiente tabla para cada uno de los índice de código de 4/5, 3/5, 8/9 o 9/10, por lo que cada fila sucesiva de la correspondiente tabla para el índice de código particular proporciona todas las direcciones de bit de paridad j para el primer bit de información en cada grupo sucesivo de 360 bits de información, y cada fila sucesiva de la tabla proporciona todas las direcciones x usadas en el cálculo de direcciones de bit de paridad, j, para los siguientes bits de información de acuerdo con {x + m mod 360x q} mod (nldpc-kldpc) en cada grupo sucesivo de 360 bits de información

Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E10178955.

Solicitante: DTVG LICENSING, INC.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 2230 EAST IMPERIAL HIGHWAY EL SEGUNDO CA 90245 ESTADOS UNIDOS DE AMERICA.

Inventor/es: EROZ, MUSTAFA, LEE, LIN-NAN, SUN,FENG-WEN.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • G06F11/10 FISICA.G06 CALCULO; CONTEO.G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 11/00 Detección de errores; Corrección de errores; Monitorización (detección, corrección o monitorización de errores en el almacenamiento de información basado en el movimiento relativo entre el soporte de registro y el transductor G11B 20/18; monitorización, es decir, supervisión del progreso del registro o reproducción G11B 27/36; en memorias estáticas G11C 29/00). › añadiendo cifras binarias o símbolos especiales a los datos expresados según un código, p. ej. control de paridad, exclusión de los 9 o de los 11.
  • G06F13/00 G06F […] › Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de procesamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16).
  • H03M13/00 ELECTRICIDAD.H03 CIRCUITOS ELECTRONICOS BASICOS.H03M CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO, EN GENERAL (por medio de fluidos F15C 4/00; convertidores ópticos analógico/digitales G02F 7/00; codificación, decodificación o conversión de código especialmente adaptada a aplicaciones particulares, ver las subclases apropiadas, p. ej. G01D, G01R, G06F, G06T, G09G, G10L, G11B, G11C, H04B, H04L, H04M, H04N; cifrado o descifrado para la criptografía o para otros fines que implican la necesidad de secreto G09C). › Codificación, decodificación o conversión de código para detectar o corregir errores; Hipótesis básicas sobre la teoría de codificación; Límites de codificación; Métodos de evaluación de la probabilidad de error; Modelos de canal; Simulación o prueba de códigos (detección o correción de errores para la conversión de código o la conversión analógico/digital, digital/analógica H03M 1/00 - H03M 11/00; especialmente adaptados para los computadores digitales G06F 11/08; para el registro de la información basado en el movimiento relativo entre el soporte de registro y el transductor G11B, p. ej. G11B 20/18; para memorias estáticas G11C).
  • H03M13/09 H03M […] › H03M 13/00 Codificación, decodificación o conversión de código para detectar o corregir errores; Hipótesis básicas sobre la teoría de codificación; Límites de codificación; Métodos de evaluación de la probabilidad de error; Modelos de canal; Simulación o prueba de códigos (detección o correción de errores para la conversión de código o la conversión analógico/digital, digital/analógica H03M 1/00 - H03M 11/00; especialmente adaptados para los computadores digitales G06F 11/08; para el registro de la información basado en el movimiento relativo entre el soporte de registro y el transductor G11B, p. ej. G11B 20/18; para memorias estáticas G11C). › Unicamente detección de errores, p. ej., usando códigos de control de redundancia cíclica [CRC] o un único bit de paridad.
  • H03M13/11 H03M 13/00 […] › usando bits de paridad múltiple.
  • H03M13/15 H03M 13/00 […] › Códigos cíclicos, es decir, desplazamientos cíclicos de palabras de código que producen otras palabras de código, p. ej. códigos definidos por un generador polinomial, códigos de Bose-Chaudhuri- Hocquenghem [BCH] (H03M 13/17 tiene prioridad).
  • H03M13/19 H03M 13/00 […] › Corrección de un sólo error sin usar propiedades particulares de los códigos cíclicos, p. ej. códigos Hamming, códigos Hamming extendidos o generalizados.
  • H03M13/25 H03M 13/00 […] › Detección de errores o corrección de errores transmitidos por codificación espacial de la señal, es decir, añadiendo redundancia en la constelación de la señal, p. ej. modulación codificada de Trellis [TCM].
  • H03M13/27 H03M 13/00 […] › usando técnicas de entrelazado.
  • H03M13/29 H03M 13/00 […] › combinando dos o más códigos o estructuras de códigos, p. ej. códigos de productos, códigos de producto generalizados, códigos concatenados, códigos internos y externos.
  • H03M13/35 H03M 13/00 […] › Protección desigual o adaptativa contra los errores, p. ej. proporcionando un nivel diferente de protección según la importancia de la información de origen o adaptando la codificación según la variación de las características del canal de transmisión.
  • H04H40/90 H […] › H04 TECNICA DE LAS COMUNICACIONES ELECTRICAS.H04H DIFUSION (BROADCAST) (comunicación multiplex H04J; aspectos de transmisión de imágenesde sistemas de difusión H04N). › H04H 40/00 Disposiciones especialmente adaptadas para recibir información de difusión. › especialmente adaptados para recibir difusión por satélite.
  • H04L1/00 H04 […] › H04L TRANSMISION DE INFORMACION DIGITAL, p. ej. COMUNICACION TELEGRAFICA (disposiciones comunes a las comunicaciones telegráficas y telefónicas H04M). › Disposiciones para detectar o evitar errores en la información recibida.
  • H04L25/06 H04L […] › H04L 25/00 Sistemas de banda base. › Medios para restablecer el nivel de corriente continua; Corrección de distorsión de polarización.
  • H04L27/00 H04L […] › Sistemas de portadora modulada.
  • H04L27/18 H04L […] › H04L 27/00 Sistemas de portadora modulada. › Sistemas de corriente portadora con modulación de fase, es decir, utilizando una manipulación de desplazamiento de fase (H04L 27/32 tiene prioridad).
  • H04L27/20 H04L 27/00 […] › Circuitos de modulación; Circuitos en el emisor.
  • H04L27/34 H04L 27/00 […] › Sistemas de portadora de modulación de fase y de amplitud, p. ej. en cuadratura de amplitud.
  • H04L27/36 H04L 27/00 […] › Circuitos de modulación; Circuitos en el emisor.

PDF original: ES-2427179_T3.pdf

 


Fragmento de la descripción:

Codificación de los códigos de comprobación de paridad de baja densidad.

CAMPO DE LA INVENCIÓN

La presente invención se refiere a sistemas de comunicación, y más particularmente a sistemas codificados.

ANTECEDENTES DE LA INVENCIÓN

Los sistemas de comunicación emplean códigos para asegurar una comunicación fiable a través de canales ruidosos de comunicación. Estos canales de comunicación muestran una capacidad fija que puede expresarse en términos de bits por símbolo en cierta relación señal/ruido (SNR) , que define un límite superior teórico (conocido como límite de Shannon) . Como resultado, el diseño codificador ha tenido como objetivo conseguir índices que se aproximen a este límite de Shannon. Los sistemas de comunicación codificados convencionales han tratado por separado los procesos de codificación y modulación. Además, se ha prestado poco atención al etiquetado de constelaciones de señales.

Una constelación de señales proporciona un conjunto de símbolos posibles que se transmitirán, por lo que los símbolos corresponden a contraseñas que resultan de un codificador. Una elección del etiquetado de constelaciones incluye el etiquetado de código Gray. Con el etiquetado de código Gray, los puntos de la señal vecina difieren en exactamente una posición bit. La vista convencional predominante de modulación dicta que puede utilizarse cualquier programa de etiquetado razonable, que en parte es responsable de la insuficiencia de investigación en esta área.

Con respecto a la codificación, una clase de códigos que se aproximan al límite de Shannon es la de los códigos de comprobación de paridad de baja densidad (LDPC) . Tradicionalmente, los códigos LDPC no se han empleado mucho debido a un número de inconvenientes. Un inconveniente es que la técnica de codificación de LDPC es muy compleja. Codificar un código LDPC usando su matriz generadora requeriría almacenar una matriz muy grande y no dispersa. Además, los códigos LDPC requieren grandes bloques para ser efectivos; como consecuencia, aunque las matrices de comprobación de paridad de códigos LDPC son dispersas, almacenar estas matrices es problemático.

Desde una perspectiva de implementación, se enfrentan un número de retos. Por ejemplo, el almacenaje es una razón importante por la que los códigos LDPC no se han extendido en la práctica. También, un reto clave en la implementación de códigos LDPC ha sido cómo conseguir la red de conexión entre varios motores de procesamiento (nodos) en el decodificador. Además, la carga computaciones en el proceso de decodificación, específicamente las operaciones de nodo de comprobación, tiene un problema.

“Constructing Low-Density Parity Check Codes”, J. W.Bond et al. (Proc., IEEE/AFCEA Sistemas de Información para Mejorar la Prevención y Seguridad Pública, EUROCOMM 2000, 17 mayo 2000) describe la construcción de códigos potentes LDPC con índice de codificación 1/2 y 4/7.

RESUMEN DE LA INVENCIÓN

Estas y otras necesidades son a las que se dirige la presente invención, que se define en las reivindicaciones adjuntas. Un codificador, tal como un codificador de comprobación de paridad de baja densidad (LDPC) , genera señales codificadas al transformar una señal de entrada en una contraseña representada por una pluralidad de conjuntos de bits.

De acuerdo con un aspecto de una realización de la presente invención, se desvela un método para generar señales codificadas. El método incluye recibir una de una pluralidad de un conjunto de bits de una contraseña de un codificador para transformar un mensaje de entrada en una contraseña.

De acuerdo con otro aspecto de una realización de la presente invención, se desvela un codificador para generar señales codificadas. El codificador está configurado para transformar una señal de entrada en una contraseña representada por una pluralidad de conjuntos de bits.

Aún otros aspectos, características y ventajas más de la presente invención son fácilmente aparentes a partir de la siguiente descripción detallada, simplemente al ilustrar un número de realizaciones e implementaciones particulares, incluyendo el mejor modo contemplado para realizar la presente invención. La presente invención también es capaz de otras y diferentes realizaciones, y sus varios destalles pueden modificarse en varios aspectos obvios, todos sin partir del alcance de la presente invención. Por consiguiente, los dibujos y la descripción se considerarán como ilustrativos en naturaleza, y no como restrictivos.

BREVE DESCRIPCIÓN DE LOS DIBUJOS

La presente invención se ilustra a modo de ejemplo, y no a modo de limitación, en las figuras de los dibujos acompañantes y en los que los números de referencia se refieren a elementos similares en los que:

La FIG. 1 es un diagrama de un sistema de comunicación configurado para utilizar códigos de de comprobación de paridad de baja densidad (LDPC) .

Las FIGs. 2A y 2B son diagramas de codificadores LDPC ejemplares en el transmisor de la FIG. 1;

La FIG. 3 es un diagrama de un receptor ejemplar en el sistema de la FIG. 1;

La FIG. 4 es un diagrama de una matriz de comprobación de paridad dispersa.

La FIG. 5 es un diagrama de un gráfico bipartito de un código LDPC de la matriz de la FIG. 4;

La FIG. 6 es un diagrama de una sub-matriz de una matriz de comprobación de paridad dispersa, donde la sub-matriz contiene valores de comprobación de paridad restringidos a la región inferior triangular.

La FIG. 7 es un gráfico que muestra la actuación entre códigos que utilizan matriz de comprobación de paridad ilimitada (matriz H) contra matriz limitada H que tiene una sub-matriz como en la FIG. 6;

Las FIGs. 8A y 8B son, respectivamente, un diagrama de un programa de modulación no Gray 8-PSK y un modulación Gray 8-PSK, cada una de las cuales pudiéndose usar en el sistema de la FIG. 1;

La FIG. 8C es un diagrama de un proceso para etiquetar bits para una constelación de señal de mayor orden;

La FIG. 8D es un diagrama de constelaciones ejemplares 16-APSK (Modulación por desplazamiento de fase de amplitud) ;

La FIG. 8E es un gráfico de tasa de error de paquetes (PER) contra señal para ruido para las constelaciones de la Fig. 8D;

La FIG. 8F es un diagrama de constelaciones para los símbolos de la modulación por desplazamiento de fase cuaternaria (QPSK) , 8-PSK, 16-PSK y 32-PSK.

La FIG. 8G es un diagrama de constelaciones alternativas para símbolos de 8-PSK, 16-PSK y 32-PSK.

La FIG. 8H es un gráfico de tasa de error de paquetes (PER) contra señal para ruido para las constelaciones de la Fig. 8F;

La FIG. 9 es un gráfico que muestra la actuación entre códigos que utilizan etiquetado Gray contra etiquetado no Gray;

La FIG. 10 es un diagrama de flujo del funcionamiento del decodificador LDPC usando mapeo no Gray;

La FIG. 11 es un diagrama de flujo del funcionamiento del decodificador LDPC de la Figura 3 usando mapeo Gray;

Las FIGs. 12A-12C son diagramas de las interacciones entre los nodos de comprobación y los nodos de bit en un proceso de decodificación;

Las FIGs. 13A y 13B son diagramas de flujo de procesos para calcular los mensajes salientes entre los nodos de comprobación y los nodos de bit usando, respectivamente, una técnica hacia delante-hacia atrás y una técnica paralela;

Las FIGs. 14A-14C son gráficos que muestran los resultados de simulación de códigos LDPC generados;

Las FIGs. 15A y 15B son diagramas del borde superior y el borde inferior, respectivamente, de la memoria organizada para mantener el acceso estructurado para realizar aleatoriedad en la codificación LDPC; y

La FIG. 16 es un diagrama de un sistema de ordenador que puede realizar los procesos de codificación y decodificación de códigos LDPC.

DESCRIPCIÓN DE LA REALIZACIÓN PREFERENTE

En la siguiente descripción, para fines explicativos, se establecen numerosos detalles específicos con el fin de proporcionar una comprensión profunda de la presente invención. Sin embargo, es aparente para aquel experto en la técnica que la presente invención puede practicarse sin estos detalles específicos o con una disposición equivalente. En otros casos, se muestran estructuras y dispositivos bien conocidos en diagrama de bloques con el fin de evitar ocultar de manera innecesaria la presente invención.

La FIG. 1 es un diagrama de un sistema de comunicaciones configurado para utilizar códigos de Comprobación de Paridad de baja Densidad (LDPC) , de acuerdo con una realización de la presente invención. Un sistema de comunicaciones digital 100... [Seguir leyendo]

 


Reivindicaciones:

1. Un método para codificar señales, comprendiendo el método: codificar un mensaje de entrada en una contraseña con un codificador de Comprobación de Paridad de Baja Densidad (LDPC) (203) donde la etapa de codificar comprende: recibir bits de información, i0, i1, …, im, …, ikldpc-1, inicializar bits de paridad, p0, p1, …, pj, pnldpc-kldpc-1, de un código de Comprobación de Paridad de Baja Densidad (LDPC) que tiene un índice de código de 4/5, 3/5, 8/9 o 9/10 de acuerdo con p0= p1= … = pnldpc-kldpc-1 = 0;

generar, en base a los bits de información, bits de paridad al acumular los bits de información realizando operaciones para cada bit de información, im, pj= pj im para cada valor correspondiente de j, y posteriormente realizar la operación, comenzando con j = 1, pj= pj

pj-1, para j = 1, 2, …, nldpc-kldpc-1; y

generar la contraseña, c, de tamaño nldpc cuando c = (i0, i1, …, ikldpc-1, p0, p1, …, pnldpc-kldpc-1) donde pj, para j = 1, 2, …,

nldpc-kldpc-1, es el contenido final de pj,

donde j es una dirección de bit de paridad igual a {x + m mod 360x q} mod (nldpc-kldpc) , nldpc es un tamaño de contraseña correspondiente a 64800, kldpc es un tamaño de bloque de información correspondiente al índice de código multiplicado por nldpc, m es un número entero correspondiente a un bit particular de información, y x indica una dirección de bit de paridad, donde cada fila de las siguientes tablas especifica direcciones x para un particular de los índices de código de 4/5, 3/5, 8/9 o 9/10 correspondientes a una particular de las tablas, donde q se especifica en la siguiente tabla para cada uno de los índice de código de 4/5, 3/5, 8/9 o 9/10, por lo que cada fila sucesiva de la correspondiente tabla para el índice de código particular proporciona todas las direcciones de bit de paridad j para el primer bit de información en cada grupo sucesivo de 360 bits de información, y cada fila sucesiva de la tabla proporciona todas las direcciones x usadas en el cálculo de direcciones de bit de paridad, j, para los siguientes bits de información de acuerdo con {x + m mod 360x q} mod (nldpc-kldpc) en cada grupo sucesivo de 360 bits de información:

Tabla 1

Tabla 2

Dirección de Acumuladores de Bit de Paridad (Índice 3/5) q = 72

Tabla 3

Tabla 4

2. Un codificador de Comprobación de Paridad de Baja Densidad (LDPC) para generar señales codificadas, que comprende: medios configurados para recibir bits de información, i0, i1, …, im, …, ikldpc-1, medios configurados para inicializar bits de paridad, p0, p1, …, pj, pnldpc-kldpc-1, de un código de Comprobación de

Paridad de Baja Densidad (LDPC) que tiene un índice de código de 4/5, 3/5, 8/9 o 9/10 de acuerdo con p0= p1= …

= pnldpc-kldpc-1 = 0; medios configurados para generar, en base a los bits de información, bits de paridad al acumular los bits de información realizando operaciones para cada bit de información, im, pj= pj

im para cada valor correspondiente de j, y posteriormente realizar la operación, comenzando con j = 1, pj= pj

pj-1, para j = 1, 2, …, nldpc-kldpc-1; y medios configurados para generar la contraseña, c, de tamaño nldpc cuando c = (i0, i1, …, ikldpc-1, p0, p1, …, pnldpc-kldpc-1) donde pj, para j = 1, 2, …, nldpc-kldpc-1, es el contenido final de pj, donde j es una dirección de bit de paridad igual a {x + m mod 360x q} mod (nldpc-kldpc) , nldpc es un tamaño de contraseña correspondiente a 64800, kldpc es un tamaño de bloque de información correspondiente al índice de código multiplicado por nldpc, m es un número entero correspondiente a un bit particular de información, y x indica una dirección de bit de paridad, donde cada fila de las siguientes tablas especifica direcciones x para un particular de los índices de código de 4/5, 3/5, 8/9 o 9/10 correspondientes a una particular de las tablas, donde q se especifica en la siguiente tabla para cada uno de los índice de código de 4/5, 3/5, 8/9 o 9/10, por lo que cada fila sucesiva de la correspondiente tabla para el índice de código particular proporciona todas las direcciones de bit de paridad j para el primer bit de información en cada grupo sucesivo de 360 bits de información, y cada fila sucesiva de la tabla proporciona todas las direcciones x usadas en el cálculo de direcciones de bit de paridad, j, para los siguientes bits de información de acuerdo con {x + m mod 360x q} mod (nldpc-kldpc) en cada grupo sucesivo de 360 bits de información:

Tabla 1

Tabla 2

Tabla 3

Tabla 4


 

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