Aparato y método de procesamiento de datos.

Un transmisor para comunicar bits de datos mediante un número predeterminado de señales de sub-portadoras desímbolos Multiplexados por División de Frecuencias Ortogonales (OFDM),

estando el número predeterminado de señales de sub-portadoras determinado en conformidad con uno de entre una pluralidad de modos de funcionamiento,

comprendiendo el transmisor:

un intercalador de paridad (22, 23) utilizable para realizar un intercalado de paridad sobre bits de datos codificados porControl de Paridad de Baja Densidad (LDPC) obtenidos mediante codificación LDPC de los bits de datos en conformidadcon una matriz de control de paridad de un código LDPC, comprendiendo la matriz del código de paridad una matriz deparidad correspondiente a bits de paridad del código LDPC, presentando la matriz de paridad una estructura escalonadacon el fin de que un bit de paridad de los bits de datos codificados por codificación LDPC esté intercalado a una posiciónde bits de paridad diferente,

una unidad mapeadora (26) para puesta en correspondencia de los bits de paridad intercalados en símbolos de datosque corresponden a símbolos de modulación de un sistema de modulación de las señales de sub-portadoras OFDM,un intercalador de símbolos (33) diseñado, en operación, para dividir los símbolos de datos en primeros conjuntos desímbolos de datos y en segundos conjuntos de símbolos de datos y para efectuar un proceso de intercalado impar queintercala los primeros conjuntos de símbolos de datos en las señales de sub-portadoras de primeros símbolos OFDM yun proceso de intercalado par que intercala los segundos conjuntos de símbolos de datos sobre las señales de subportadorasde segundos símbolos OFDM,

comprendiendo el proceso de intercalado impar:

la escritura de los primeros conjuntos de símbolos de datos en un memoria de intercalador de símbolos (100) enconformidad con un orden secuencial de los primeros conjuntos de símbolos de datos de entrada y

la lectura de los primeros conjuntos de símbolos de datos desde la memoria de intercalador de símbolos sobre lasseñales de sub-portadoras de los primeros símbolos OFDM en conformidad con un orden definido por un código depermutación,

comprendiendo el proceso de intercalado par:

la escritura de los segundos conjuntos de símbolos de datos de entrada en la memoria de intercalador de símbolos enconformidad con un orden definido por el código de permutación y

la lectura de los segundos conjuntos de símbolos de datos desde la memoria de intercalador de símbolos sobre lasseñales de sub-portadoras de los segundos símbolos OFDM en conformidad con un orden secuencial de modo que,mientras que símbolos de datos del primer conjunto son leídos en posiciones de la memoria de intercalador de símbolos,símbolos de datos del segundo conjunto pueden ser escritos en posiciones a las que acaba de efectuarse una lectura yque cuando símbolos de datos del segundo conjunto son leídos en estas posiciones de la memoria de intercalador desímbolos, los símbolos de datos del primer conjunto siguiente pueden ser escritos en las posiciones desde las que seacaban de leer,

en donde cuando, en uno de la pluralidad de modos de funcionamiento en los que el número de sub-portadoras porsímbolo OFDM proporciona la mitad o menos de la mitad de un número máximo de sub-portadoras en los símbolosOFDM de uno cualquiera de los modos de funcionamiento, el transmisor es utilizable para intercalar los símbolos dedatos que proceden, a la vez, de los primeros y segundos conjuntos utilizando solamente el proceso de intercaladoimpar.

Aparato y método de procesamiento de datos

CAMPO DE LA INVENCIÓN

La presente invención se refiere a métodos y aparatos de procesamiento de datos para la comunicación de bits de datos mediante varias señales sub-portadoras de símbolos Multiplexados por División de Frecuencias Ortogonales (OFDM) .

Las formas de realización de la presente invención pueden dar a conocer un transmisor OFDM.

ANTECEDENTES DE LA INVENCIÓN

La norma de Difusión Vídeo Digital Terrestre (DVB-T) utiliza la Multiplexación por División de Frecuencias Ortogonales (OFDM) para comunicar datos que representan imágenes de vídeo y sonido a receptores mediante una señal de comunicaciones por radio de difusión. Se conoce, por la técnica anterior, que existen dos modos para la norma DVB-T que son conocidos como el modo de 2k y el modo de 8k. El modo de 2k proporciona 2048 sub-portadoras, mientras que el modo de 8k proporciona 8192 sub-portadoras. De modo similar, para la norma de Difusión de Vídeo Digital-Portátil (DVB-H) se ha proporciona un modo de 4k, en donde el número de sub-portadoras es 4096.

Los sistemas de codificación de corrección de errores, tales como la codificación LDPC/BCH, que han sido propuestos para realizar mejor DVB-T2 cuando el ruido y la degradación de los valores de símbolos, resultantes de la comunicación, no están en correlación. Los canales de difusión terrestres pueden sufrir un desvanecimiento correlacionado en los dominios del tiempo y de la frecuencia. En consecuencia, separando los bits de datos codificados en símbolos de datos diferentes y separando la comunicación de los símbolos de datos en señales de sub-portadoras diferentes del símbolo OFDM es tanto más posible, con lo que se puede aumentar el rendimiento de los sistemas de codificación de corrección de errores.

Con el fin de mejorar la integridad de los datos comunicados utilizando DVB-T o DVB-H, es conocido proporcionar un intercalador de símbolos con el fin de intercalar símbolos de datos de entrada puesto que estos símbolos son puestos en correspondencia con las señales de sub-portadoras de un símbolo OFDM. Para el modo de 2k y el modo 8k, se ha dado a conocer una disposición en donde la norma de DVB-T para generar las direcciones se pone en práctica en el establecimiento de la correspondencia. De forma análoga, para el modo de 4k de la norma DVB-H, se ha dado a conocer una disposición operativa para generar direcciones para la puesta en correspondencia y un generador de direcciones para poner en práctica esta puesta en correspondencia que se da a conocer en la solicitud de patente europea 04251667.4. El intercalador de direcciones comprende un registro de desplazamiento de realimentación lineal que utilizable para generar una secuencia de bits pseudo-aleatoria y un circuito de permutación. El circuito de permutación permuta el orden del contenido del registro de desplazamiento de realimentación lineal con el fin de generar una dirección. La dirección proporciona una indicación de una posición de memoria de la memoria de intercalador para la escritura del símbolo de datos de entrada o la lectura del símbolo de datos de entrada desde la memoria de intercalador para la puesta en correspondencia con una de las señales de sub-portadoras del símbolo OFDM. De modo similar, un generador de direcciones, en el receptor, está dispuesto para generar direcciones de la memoria del intercalador para la escritura de los símbolos de datos recibidos o la lectura de los símbolos de datos desde la memoria del intercalador para formar un flujo de símbolos de salida.

En un artículo titulado: “Un demapeador reconfigurable nuevo y de alta velocidad-Arquitectura de-intercalador de símbolos de dispositivos de puesta en correspondencia para DVB-T”, por Howarth L. et al, publicado en ISCAS ’99 en Proceedings de IEEE International Symposium, sobre circuitos y sistemas páginas 382-385, 30 de mayo de 1999, se ha dado a conocer un transmisor adecuado para la norma DVB-T que está dispuesto para poner en correspondencia palabras de bits de datos desde una fuente de entrada en símbolos de modulación y para intercalar los símbolos de modulación en las sub-portadoras de símbolos OFDM. El intercalador incluye una memoria de intercalador para la escritura de los símbolos de modulación desde el flujo de entrada de la fuente en la memoria de intercalador antes de la puesta en correspondencia de los símbolos de modulación desde la memoria de intercalador en las sub-portadoras de los símbolos OFDM. Asimismo, se da a conocer un receptor que incluye un de-intercalador de símbolos para la puesta en correspondencia de los símbolos de modulación recibidos desde los símbolos OFDM en un flujo de símbolos de salida, mediante la lectura de los símbolos de modulación y la salida de una memoria de intercalador.

En conformidad con otro desarrollo de la norma de Difusión Vídeo Digital-Terrestre, conocida como DVB-T2, existe un deseo de mejorar la comunicación de bits de datos y más en particular, proporcionar una disposición mejorada para el intercalado de bits de datos codificados con código LDPC y símbolos de datos en las señales de sub-portadoras de símbolos OFDM.

SUMARIO DE LA INVENCIÓN

En conformidad con la presente invención, se da a conocer un aparato de procesamiento de datos para la comunicación de bits de datos mediante un número predeterminado de señales de sub-portadoras de símbolos Multiplexados por

División de Frecuencias Ortogonales (OFDM) , siendo el número predeterminado de señales de sub-portadoras determinado en función de uno de entre una pluralidad de modos de funcionamiento. El aparato de procesamiento de datos comprende un intercalador de paridad, una unidad de puesta en correspondencia y un intercalador de símbolos.

El intercalador de paridad está diseñado, en funcionamiento, para realizar una función de intercalado de paridad sobre bits de datos codificados por Control de Paridad de Baja Densidad (LDPC) obtenidos mediante codificación por LDPC de los bits de datos en función de una matriz de control de paridad de un código LDPC, incluyendo la matriz de control de paridad una matriz de paridad correspondiente a bits de paridad del código LDPC, presentando la matriz de paridad una estructura escalonada, de modo que un bit de paridad de los bits de datos codificados por LDPC se intercale con una posición de bit de paridad diferente.

La unidad de puesta en correspondencia está diseñada para poner en correspondencia los bits intercalados de paridad en símbolos de datos correspondientes a los símbolos de modulación de un sistema de modulación de las señales de sub-portadoras de OFDM.

El intercalador de símbolos está diseñado, en funcionamiento, para dividir los símbolos de datos en primeros conjuntos de símbolos de datos y segundos conjuntos de símbolos de datos y para realizar un proceso de intercalado impar que intercale los primeros conjuntos de símbolos de datos en las señales de sub-portadoras de primeros símbolos OFDM y un proceso de intercalado par que intercala los segundos conjuntos de símbolos de datos en las señales de subportadoras de segundos símbolos OFDM. El proceso de intercalado impar comprende:

la escritura de los primeros conjuntos de símbolos de datos en una memoria de intercalador de símbolos en conformidad con un orden secuencial de los primeros conjuntos de símbolos de datos de entrada y

la lectura de los primeros conjuntos de símbolos de datos desde la memoria de intercalador de símbolos, en las señales de sub-portadoras de los primeros símbolos OFDM en conformidad con un orden definido por un código de permutación. El proceso de intercalado par comprende:

la escritura de los segundos conjuntos de símbolos de datos de entrada en la memoria de intercalador de símbolos, en conformidad con un orden definido por el código de permutación y

la lectura de los segundos conjuntos de símbolos de datos, desde la memoria de intercalador de símbolos, en las señales de sub-portadoras de los segundos símbolos OFDM, en conformidad con un orden secuencial de modo que mientras los símbolos de datos, procedentes del primer conjunto, son objeto de lectura desde posiciones en la memoria de intercalador de símbolos, los símbolos de datos procedentes del segundo conjunto pueden ser objeto de escritura para las posiciones que se acaban de leer y cuando los símbolos de datos, desde el segundo conjunto, son objeto de lectura desde las posiciones en la memoria de intercalador de símbolos, los símbolos de datos, procedentes de un primer conjunto siguiente, pueden ser objeto de escritura en las posiciones que se acaban de leer. El aparato de procesamiento de datos está diseñado... [Seguir leyendo]

1. Un transmisor para comunicar bits de datos mediante un número predeterminado de señales de sub-portadoras de símbolos Multiplexados por División de Frecuencias Ortogonales (OFDM) , estando el número predeterminado de señales de sub-portadoras determinado en conformidad con uno de entre una pluralidad de modos de funcionamiento, comprendiendo el transmisor:

un intercalador de paridad (22, 23) utilizable para realizar un intercalado de paridad sobre bits de datos codificados por Control de Paridad de Baja Densidad (LDPC) obtenidos mediante codificación LDPC de los bits de datos en conformidad con una matriz de control de paridad de un código LDPC, comprendiendo la matriz del código de paridad una matriz de paridad correspondiente a bits de paridad del código LDPC, presentando la matriz de paridad una estructura escalonada con el fin de que un bit de paridad de los bits de datos codificados por codificación LDPC esté intercalado a una posición de bits de paridad diferente,

una unidad mapeadora (26) para puesta en correspondencia de los bits de paridad intercalados en símbolos de datos que corresponden a símbolos de modulación de un sistema de modulación de las señales de sub-portadoras OFDM,

un intercalador de símbolos (33) diseñado, en operación, para dividir los símbolos de datos en primeros conjuntos de símbolos de datos y en segundos conjuntos de símbolos de datos y para efectuar un proceso de intercalado impar que intercala los primeros conjuntos de símbolos de datos en las señales de sub-portadoras de primeros símbolos OFDM y un proceso de intercalado par que intercala los segundos conjuntos de símbolos de datos sobre las señales de subportadoras de segundos símbolos OFDM,

comprendiendo el proceso de intercalado impar:

la escritura de los primeros conjuntos de símbolos de datos en un memoria de intercalador de símbolos (100) en conformidad con un orden secuencial de los primeros conjuntos de símbolos de datos de entrada y

la lectura de los primeros conjuntos de símbolos de datos desde la memoria de intercalador de símbolos sobre las señales de sub-portadoras de los primeros símbolos OFDM en conformidad con un orden definido por un código de permutación,

comprendiendo el proceso de intercalado par:

la escritura de los segundos conjuntos de símbolos de datos de entrada en la memoria de intercalador de símbolos en conformidad con un orden definido por el código de permutación y

la lectura de los segundos conjuntos de símbolos de datos desde la memoria de intercalador de símbolos sobre las señales de sub-portadoras de los segundos símbolos OFDM en conformidad con un orden secuencial de modo que, mientras que símbolos de datos del primer conjunto son leídos en posiciones de la memoria de intercalador de símbolos, símbolos de datos del segundo conjunto pueden ser escritos en posiciones a las que acaba de efectuarse una lectura y que cuando símbolos de datos del segundo conjunto son leídos en estas posiciones de la memoria de intercalador de símbolos, los símbolos de datos del primer conjunto siguiente pueden ser escritos en las posiciones desde las que se acaban de leer,

en donde cuando, en uno de la pluralidad de modos de funcionamiento en los que el número de sub-portadoras por símbolo OFDM proporciona la mitad o menos de la mitad de un número máximo de sub-portadoras en los símbolos OFDM de uno cualquiera de los modos de funcionamiento, el transmisor es utilizable para intercalar los símbolos de datos que proceden, a la vez, de los primeros y segundos conjuntos utilizando solamente el proceso de intercalado impar.

2. Un transmisor según la reivindicación 1, en donde cuando un número de bits de paridad M del código LDPC es un valor no primo, P y q son dos divisores, con la exclusión de 1 y M, del número de los bits de paridad M, de tal modo que un producto de los dos divisores P y q sea igual al número de los bits de paridad M, siendo K un número de bits de información del código LDPC, x es un número entero igual o mayor que 0 y menor que P e y es un número entero igual o mayor que 0 y menor que q,

el intercalador de paridad (23) intercala un K+qx+y+1-ésimo bit de código entre los bits de paridad, incluido los K+1ésimo a K+M-ésimo bits de código del código LDPC, en una posición K+Py+x+1-ésimo de bit de código.

3. Un transmisor según la reivindicación 2, que comprende:

un dispositivo de permutación (24, 32) para realizar, cuando dos o más bits de código de los bits de datos codificados por codificación LDPC se transmiten como uno de los símbolos de datos, un proceso de permutación sobre los bits de datos codificados por LDPC, de paridad intercalada, para permutar los bits de datos codificados por LDPC, de paridad

intercalada, de modo que una pluralidad de bits de código correspondientes a un valor de 1, en una fila arbitraria de la matriz de control de paridad, no sea incorporado en el mismo símbolo de datos.

4. Un transmisor según la reivindicación 3, en donde la matriz de código de paridad del código LDPC comprende una matriz de información correspondiente a bits de información del código LDPC, presentando la matriz de información una estructura cíclica y cuando los bits de datos codificados por codificación LDPC son objeto de escritura en una memoria de intercalador de bits (31) , en donde los bits codificados de cada código LDPC se memorizan en direcciones de filas y de columnas, en la dirección de las columnas y luego, son objeto de lectura desde la memoria de intercalador de bits (31) , en la dirección de las filas, con el fin de constituir un símbolo, el dispositivo de permutación (24, 32) efectúa un intercalado de columnas con torsión en tanto como el proceso de permutación para cambiar una posición de inicio de escritura, en donde los bits codificados del código LDPC comienzan a escribirse en la dirección de las columnas, en cada columna de la memoria de intercalador de bits.

5. Un transmisor según la reivindicación 4, en donde por medio de una permutación de columnas correspondiente al

intercalado de paridad, la matriz de paridad en la matriz de control de paridad del código LDPC se convierte en una estructura pseudo-cíclica, de modo que una parte de la matriz de paridad, con la exclusión de una parte específica de la matriz de paridad, tenga una estructura cíclica.

6. Un transmisor según la reivindicación 5, en donde cuando m de los bits de datos codificados por codificación LDPC 20 constituye un símbolo, el código LDPC tiene una longitud de código de N bits y b es un número entero positivo;

la memoria de intercalador de bits (31) almacena mb bits en la dirección de las filas y almacena N/mb bits en la dirección de las columnas;

los bits de datos codificados por codificación LDPC se escriben en la memoria de intercalador de bits (31) en la dirección de las columnas y luego, son objeto de lectura desde la memoria de intercalador de bits en la dirección de las filas y

mb bits codificados leídos desde la memoria de intercalador de bits, en la dirección de las filas, que constituyen b símbolos.

7. Un transmisor según cualquiera de las reivindicaciones precedentes, en donde el intercalador de símbolos (33) comprende una unidad de control (108, 110) , un generador de direcciones (102) y la memoria de intercalador de símbolos (106) , siendo la unidad de control (108, 110) utilizable para controlar el generador de direcciones, con el fin de que genere direcciones en conformidad con el código de permutación, para poder efectuar el intercalado impar de los primeros y segundos conjuntos de símbolos de datos en los primeros y segundos símbolos OFDM.

8. Un transmisor según la reivindicación 7, en donde el generador de direcciones comprende:

un registro de desplazamiento de realimentación lineal (200) que comprende un número predeterminado de etapas de registro y siendo utilizable para generar una secuencia de bits pseudo-aleatoria en conformidad con un polinomio generador,

un circuito de permutación (210) utilizable para recibir el contenido de las etapas del registro de desplazamiento y permutar los bits presentes en las etapas del registro, en conformidad con el código de permutación con el fin de formar

las direcciones de una de las portadoras de OFDM y

una unidad de control (224) utilizable, en combinación con un circuito de control de dirección (216) , para regenerar una dirección cuando una dirección generada supera una dirección válida máxima predeterminada, estando la dirección válida máxima predeterminada definida en conformidad con el modo de funcionamiento.

9. Un transmisor según cualquiera de las reivindicaciones 7 o 8, en donde cuando actúa en el modo de funcionamiento que proporciona el número máximo de sub-portadoras por símbolo OFDM, el intercalador de símbolos (33) es utilizable para emplear la memoria de intercalador de símbolos disponible (100) en conformidad con el proceso de intercalado impar y el proceso de intercalado par al efecto de efectuar la lectura de los símbolos de datos de entrada 55 desde posiciones en la memoria del intercalador de símbolos (100) y la escritura de los símbolos de datos de entrada para las posiciones que se acaban de leer y cuando funciona en cualquier otro modo, en donde el número de subportadoras es una mitad o menos de la mitad del número de sub-portadoras para transmitir los símbolos de datos por símbolo OFDM, el intercalador de símbolos (33) es utilizable, en el proceso de intercalado impar, para efectuar la lectura de los símbolos de datos de entrada desde las primeras posiciones en la memoria del intercalador de símbolos (100) y la 60 escritura de los símbolos de datos de entrada en la memoria del intercalador de símbolos (100) en segundas posiciones, siendo las segundas posiciones diferentes de las primeras posiciones.

10. Un transmisor según una cualquiera de las reivindicaciones 7, 8 o 9, en donde el transmisor es utilizable para cambiar el código de permutación que se utiliza para formar las direcciones de un símbolo OFDM a otro. 65

11. Un transmisor según una cualquiera de las reivindicaciones precedentes, en donde el transmisor está diseñado, al funcionar, para transmitir datos en conformidad con una norma de Difusión de Vídeo Digital tal como la norma de Difusión de Vídeo Digital-Terrestre, la norma de Difusión de Vídeo Digital-Portátil, la norma de Difusión de Vídeo Digital-Terrestre 2 o la norma de Difusión de Vídeo Digital por Cable 2.

12. Un método de comunicación de bits de datos mediante un número predeterminado de señales de sub-portadoras de símbolos Multiplexados por División de Frecuencias Ortogonales (OFDM) , siendo el número predeterminado de señales de sub-portadoras determinado en conformidad con uno de una pluralidad de modos de funcionamiento, comprendiendo dicho método:

un intercalado de paridad de bits de datos codificados por Control de Paridad de Baja Densidad (LDPC) que se han obtenido efectuando una codificación LDPC de los bits de datos, en conformidad con una matriz de control de paridad de un código LDPC, comprendiendo la matriz de control de paridad una matriz de paridad correspondiente a los bits de paridad del código LDPC, teniendo la matriz de paridad una estructura escalonada, de modo que un bit de paridad del código LDPC sea intercalado en una posición de bit de paridad diferente;

la puesta en correspondencia de los bits de paridad intercalados con símbolos de datos correspondientes a símbolos de modulación de un sistema de modulación de las señales de sub-portadoras de OFDM,

la conformación de los símbolos de datos en primeros conjuntos de símbolos de datos y segundos conjuntos de símbolos de datos,

el intercalado, en conformidad con un proceso de intercalado impar que intercala los primeros conjuntos de símbolos de datos sobre las señales de sub-portadoras de primeros símbolos OFDM y en conformidad con un proceso de intercalado par, que intercala los segundos conjuntos de símbolos de datos sobre las señales de sub-portadoras de segundos símbolos OFDM,

comprendiendo el proceso intercalado impar:

la escritura de los primeros conjuntos de símbolos de datos en una memoria de intercalador de símbolos (100) en conformidad con un orden secuencial de los primeros conjuntos de símbolos de datos y

la lectura de los primeros conjuntos de símbolos de datos desde la memoria de intercalador de símbolos (100) sobre las señales de sub-portadoras de los primeros símbolos OFDM, en conformidad con un orden definido por un código de permutación y comprendiendo dicho proceso de intercalado par:

la escritura de los segundos conjuntos de símbolos de datos en la memoria de intercalador de símbolos (100) en conformidad con un orden definido por el código de permutación y

la lectura de los segundos conjuntos de símbolos de datos desde la memoria de intercalador de símbolos (100) sobre las señales de sub-portadoras de los segundos símbolos OFDM, en conformidad con un orden secuencial, en donde el intercalado está diseñado de modo que, mientras los símbolos de datos del primer conjunto son leídos desde posiciones de la memoria de intercalador de símbolos (100) , símbolos de datos del segundo conjunto pueden ser objeto de escritura en las posiciones desde las que acaban de leerse y cuando símbolos de datos del segundo conjunto son leídos desde las posiciones de la memoria de intercalador de símbolos (100) , los símbolos de datos del primer conjunto siguiente pueden ser objeto de escritura en las posiciones en las que se acaba de efectuar su lectura y

cuando en uno de la pluralidad de modos de funcionamiento en donde el número de sub-portadoras por símbolo OFDM proporciona la mitad o menos de la mitad de un número máximo de sub-portadoras en los símbolos OFDM de uno cualquiera de los modos de funcionamiento, el método comprende el intercalado de los símbolos de datos que proceden, a la vez, de los primeros y de segundos conjuntos en conformidad con solamente el proceso de intercalado impar.

13. Un método según la reivindicación 12, en donde cuando un número de bits de paridad M del código LDPC es un valor no primo, P y q son dos divisores, con la exclusión de 1 y M, del número de los bits de paridad M, de modo que un producto de los dos divisores P y q sea igual al número de los bits de paridad M, siendo K un número de bits de información del código LDPC, siendo x un número entero superior o igual a 0 e inferior a P e y es un número entero superior o igual a 0 e inferior a q,

el intercalado de paridad comprende el intercalado de un K+qx+y+1-ésimo bit de código entre los bits de paridad, incluyendo los K+1-ésimo a K+M-ésimo bits del código LDPC, en una posición del K+Py+x+1-ésimo bit de código.

14. Un método según la reivindicación 13, que comprende:

la permutación, cuando dos o más bits codificados de los bits de datos codificados por codificación LDPC se transmiten como uno de los símbolos de datos, de los bits codificados de los bits de datos codificados por codificación LDPC con

paridad intercalada, de modo que una pluralidad de bits de datos codificados correspondientes a un valor igual a 1, en una fila arbitraria de la matriz de control de paridad, no sean incorporados en el mismo símbolo de datos.

15. Un método según la reivindicación 14, en donde la matriz de control de paridad del código LDPC comprende una matriz de información correspondiente a bits de información del código LDPC, presentando la matriz de información una estructura cíclica y cuando bits de datos codificados del código LDPC son escritos en una memoria de intercalador de bits (31) , en donde bits codificados de cada código LDPC están memorizados en direcciones de filas y de columnas, en la dirección de las columnas y luego, son objeto de lectura desde la memoria del intercalador de bits (31) en la dirección de las filas para constituir un símbolo y la permutación incluye un intercalado de columna con torsión, para poder modificar una posición de inicio de escritura, en donde los bits de datos codificados del código LDPC comienzan a ser objeto de escritura, en la dirección de las columnas, en cada columna de la memoria de intercalador de bits (31) .

16. Un método según la reivindicación 15, en donde el intercalado de columnas, con torsión, comprende la permutación, mediante permutación de columnas correspondiente al intercalado de paridad, de la matriz de paridad contenida en la matriz de control de paridad del código LDPC en una estructura pseudo-cíclica, de modo que una parte de la matriz de paridad, con la exclusión de una parte específica de la matriz de paridad, tenga una estructura cíclica.

17. Un método según la reivindicación 16, en donde cuando m bits de datos codificados del código LDPC constituyen un símbolo, el código LDPC tiene una longitud de código de N bits y b es un número entero positivo;

el almacenamiento, en la memoria de intercalador de bits (31) , comprende el almacenamiento de mb bits en la dirección de las filas y N/mb bits en la dirección de las columnas;

la escritura de los bits codificados por codificación LDPC en la memoria de intercalador de bits en la dirección de las columnas y

la lectura desde la memoria del intercalador de bits en la dirección de las filas y

la lectura de mb bits de datos codificados desde la memoria del intercalador de bits (31) , en la dirección de las filas, para constituir b de los símbolos de datos.

18. Un método según cualquiera de las reivindicaciones 12 a 17, en donde el intercalado de símbolos comprende:

la generación de direcciones en conformidad con el código de permutación para efectuar el intercalado impar de los primeros y segundos conjuntos de símbolos de datos sobre las señales de sub-portadoras de los primeros y segundos símbolos OFDM.

19. Un método según la reivindicación 18, en donde la generación de las direcciones comprende:

la generación de una secuencia bits pseudo-aleatoria utilizando un registro de desplazamiento de realimentación lineal que comprende un número predeterminado de etapas del registro y un polinomio generador,

la recepción del contenido de las etapas del registro de desplazamiento,

la permutación de los bits presentes en las etapas del registro de desplazamiento, en conformidad con el código de permutación, con el fin de formar las direcciones de una de las sub-portadoras de OFDM y

la regeneración de una dirección cuando una dirección generada sobrepasa una dirección válida máxima predeterminada, estando definida la dirección válida máxima predeterminada en conformidad con el modo de funcionamiento.

20. Un método según la reivindicación 18 o 19, en donde cuando se opera en el modo de funcionamiento, que proporciona el número máximo de sub-portadoras por símbolo OFDM, el intercalado comprende la utilización de la memoria del intercalador de símbolos disponible, en conformidad con el proceso de intercalado impar y el proceso intercalado par, al efecto de la lectura de los símbolos de datos desde posiciones en la memoria del intercalador de símbolos y la escritura de símbolos de datos en las posiciones que acaban de ser objeto de lectura y

cuando se opera en cualquier otro modo, en el que el número de sub-portadoras es una mitad o menos de una mitad del número de sub-portadoras para transmitir los símbolos de datos de entrada por símbolo OFDM, el intercalado impar comprende:

la lectura de los primeros conjuntos de símbolos de datos desde las primeras posiciones de la memoria del intercalador de símbolos (100) y la escritura de los segundos conjuntos de símbolos de datos en la memoria del intercalador de símbolos (100) en segundas posiciones, siendo las segundas posiciones diferentes de las primeras posiciones.

21. Un método según una cualquiera de las reivindicaciones 18 a 20, que comprende la modificación del código de permutación para formar las direcciones desde un símbolo OFDM a otro.

22. Un método según cualquiera de las reivindicaciones 12 a 21, que comprende la transmisión de los símbolos de datos en los símbolos OFDM, en conformidad con una norma de Difusión de Vídeo Digital tal como la norma de Difusión de Vídeo Digital Terrestre, la norma de Difusión de Vídeo Digital Portátil, la norma de Difusión de Vídeo Digital Terrestre 2 o la norma de Difusión de Vídeo Digital por Cable 2.

Codificador vídeoAdaptacióndispersión

Codificador audio

energía Codificador datos

Codificación fuente y multiplexión Adaptacióndispersiónenergía CodificadorBCH LDPC

CodificadorBCH LDPC

Constructortramas Intercaladorde bits Intercaladorde bits Intercaladorsímbolos Bit paramapeadorconstelación

Bit paramapeadorconstelación ConstructorsímbolosOFDM

Pilotos +señalizaciónincorporada Intercaladortiempos

Intercaladortiempos Extremo frontal Modulador

Inserción

OFDM

intervaloguarda

NODO CONTROL

NODO VARIABLE

DATOSOBJETIVO

A CONSTRUCTORTRAMAS

MATRIZ CONTROL PARIDAD

MATRIZ PARIDAD HT

A MATRIZ CONTROL PARIDAD

B

EL NÚMERO DECOLUMNAS DE CADAPESO DE PONDERACIÓNDE COLUMNA

SÍMBOLO

LÍMITE BITS LÍMITES BITS

LÍMITE BITS LÍMITES BITS

BIT FUERTE = SUCEPTIBLE A ERRORES BIT DÉBIL = RESISTENTE A ERRORES

LÍMITE BITS

LÍMITES BITS

MEMORIA 31 MEMORIA 31

ESCRITURA LECTURA

DIRECCIÓNCOLUMNASB PRIMER MÉTODO REORDENAMIENTO

COLUMNA

C SEGUNDO MÉTODO REORDENAMIENTOBIT FUERTE BIT DÉBIL

DIRECCIÓN DE LAS FILAS

UNIDAD REORDENAMIENTO

EJEMPLO DE 64 QAM

DEMULTIPLEXOR 25

TERCER MÉTODO REORDENAMIENTO

Nodo variable

NODO VARIABLE

NODO CONTROL

LAS PRÓXIMAS 15 SON360 COLUMNASSEPARADAS

SE APLICA TAMBIÉN EN ESTE EJEMPLO

LOS BITS DE PARIDAD SE HACEN RESISTENTES A ERRORES DE RÁFAGAS SOLAMENTE CON ESTA DISPOSICIÓN OPERATIVA

16QAM, r=3/4 (DESPUÉS DE INTERCALADO PARIDAD)

MATRIZ CONTROLPARIDAD

CUANDO SE BORRA UN SÍMBOLO QAM, 4 BITS SE BORRAN COLECTIVAMENTE

COLUMNA

CUANDO SE BORRA UN SÍMBOLOMEMORIA 31

QAM, 4 BITS SE BORRAN COLECTIVAMENTE

ESTE INTERCALADO ES INCONVENIENTE EN CANALES CON BORRADOS OPERATIVOS

MEMORIA 31

COLUMNA

LOS BITS DE CÓDIGO PERTENECIENTES AL MISMO NODO DE CONTROL NO SON INCORPORADOS EN EL MISMO SÍMBOLO QAM PARA TODOS LOS 11 CÓDIGOS DE 64K

POSICIONES INICIO ESCRITURA RESPECTIVAS DE mb COLUMNAS

EL NÚMERO DEPRIMER A TERCER CUARTO MÉTODOCOLUMNASMÉTODOS DEREORDENAMIENTO REQUERIDA DEREORDENAMIENTO MEMORIA “mb)

POSICIONES INICIO ESCRITURA RESPECTIVAS DE mb COLUMNAS

EL NÚMERO DEPRIMER A TERCER CUARTO MÉTODOCOLUMNASMÉTODOS DEREORDENAMIENTO REQUERIDA DEREORDENAMIENTO MEMORIA “mb)

PROCEDIMIENTO TRANSMISIÓN

CODIFICACIÓN LDPC

INTERCALADOR DE BITS (INTERCALADO DE PARIDAD, INTERCALADO DE COLUMNAS CON TORSIÓN, PROCESO REORDENAMIENTO)

MAPEADO

MODULACIÓN

TRANSMISIÓN

FIN

MÓDELO DE FLUTTER REDUCIDO EQUIVALENTE

Frecuencia Doppler

Tiempo SE REALIZARON SIMULACIONES USANDO UN MODELOCORRESPONDIENTE A UNA PORTADORA EXTRAÍDA EN EL LADO DE RECEPCIÓN DESPUÉS DE QUE SE REALICE FFT EN UN SÍMBOLOOFDM QUE FUE TRANSMITIDO A TRAVÉS DE ESTE CANAL

número símbolo m: Ts: longitud símbolo (seg.) Tu: longitud símbolo efectiva (seg.) Nu: número de portadoras OFDM

POTENCIA DE APROXIMADA POR AWGN

Intercalado bits usual Intercalado bits columnas torsión y paridad

NINGÚN INTERCALADO PARA CANALES 1 borrado/5, 5 portadora 1 borrado/5, 0 portadora Tasa errores bits Intercalado bits usual Intercalado bits columnas torsión y paridad

NINGÚN INTERCALADO PARA CANALES 1 borrado/14 portadora 1 borrado/12, 4 portadora Tasa errores bits Desde antena Elimina-EstimaciónSintoni-Demapeador

cióncanal yzador

guarda corrección Extracciónseñalincorporada DecodificadorDe-intercaladorDemultiplexorUnidadDe-intercalador LDPC columnas torsión (DEMUX) demapeadora símbolos

MEMORIA DATOS RECIBIDOS

UNIDADLLR

A TRAVÉS DE RUTA COMUNICACIÓN

PERMUTA-RECEP-UNIDAD CÁLCULOCIÓN DATOSCIÓN PALABRASRECIBIDOS DECODIFICADAS

SI CADA FIFO ESTÁ VACIO, ENTONCES PROSEGUIR AL SIGUIENTE

MEMORIA ALMACENAMIENTODATOS BORDES UNIDADPERMUTACIÓN

SI CADA FIFO ESTÁ VACIO, DATOS

DATOS

ENTONCES PROSEGUIR ALDECODIFICADOS

DECODIFICADOS

SIGUIENTE FINALES MEMORIA ALMACENAMIENTODATOS BORDES

DATOS

DATOS MATRIZ

MATRIZ

CIRCUITO

CIRCUITO

DESPLAZ.

DESPLAZ.

CÍCLICO

CÍCLICO

UNIDAD CÁLCULONODO VARIABLE UNIDAD CÁLCULONODO CONTROL

DISCO DURO

INTERFACE I/O

MEDIO

UNIDADUNIDAD DE

UNIDAD DEUNIDAD DE

ALMACENAMIENTO

COMUNICA-DISCO

SALIDA ENTRADA

EXTRAIBLE

CIÓN

ORDENADOR

Símbolos pares Símbolos impares Secuencia Secuencia direcciones direcciones escritura:escritura:

0, 1, 2, 3

Dirección RAM:

Dirección RAM: Secuencia

Secuencia direcciones

direcciones lectura:

lectura:0, 1, 2, 3Intercalador en transmisor

Secuencia transmitida Secuencia transmitida Secuencia Secuencia direcciones direcciones escritura:escritura:

0, 1, 2, 31, 3, 0, 2Dirección RAM:

Dirección RAM:Secuencia direcciones Secuencia lectura:

direcciones lectura:0, 1, 2, 3

De-Intercalador en receptor

Número de portadoras

Símbolos pares Símbolos impares Secuencia Secuencia direcciones direcciones escritura:escritura:

0, 1, 2, 3

0, 1, 2, 3 Dirección RAM: Secuencia

Dirección RAM: direcciones Secuencia lectura: direcciones lectura:

Intercalador en transmisor Intercalador en transmisor

Secuencia transmitida Secuencia transmitida Memoriaintercalador

Dirección escritura Dirección lectura Impar/par Generadordirecciones Secuencia transmitida

Secuencia direcciones escritura:0, 1, 2, 3

Dirección RAM:

Secuencia direcciones lectura: 1, 3, 0, 2

Símbolospares/impares Generacióndirecciones

Modo Dirección H (q)

Secuencia transmitida Secuencia direcciones escritura:1, 3, 0, 2

Dirección RAM:

Secuencia direccioneslectura:0, 1, 2, 3

Símbolo entrada: Y’

RAMintercalador

Símbolo intercalado: Y