Patrón de permutación de bits para BICM con códigos LDPC de tasa 2/3 y constelaciones 256QAM.

Un aparato de procesamiento de datos (11), que comprende

una sección de sustitución (32) para asignar mb bits de código,

donde m ≥ 8 y un número entero positivo predeterminado b ≥ 2, a b símbolos de m bits de símbolo, en donde los mb bits se han obtenido codificando bits de información en una palabra de código de Control de Paridad de Baja Densidad , LDPC, con una longitud de código N de 64.800 y una tasa de codificación de 2/3, los bits de código de la palabra de código LDPC que están escritos en una dirección de columna de una unidad de almacenamiento (31) para almacenar mb bits en una dirección de fila y N/ mb bits en la dirección de columna, donde los mb bits de código leídos en la dirección de fila de dicha unidad de almacenamiento se ajustan como los b símbolos, la sección de sustitución que se configura para formar los símbolos de m bits para mapear sobre b ≥ 2 puntos de señal en un plano I-Q de 256QAM, en donde la sección de sustitución se configura para asignar los mb bits de código bi a los bits de símbolo yj de los símbolos de m bits asignando:

el bit de código b0 al bit de símbolo y7,

el bit de código b1 al bit de símbolo y2,

el bit de código b2 al bit de símbolo y9,

el bit de código b3 al bit de símbolo y0,

el bit de código b4 al bit de símbolo y4,

el bit de código b5 al bit de símbolo y6,

el bit de código b6 al bit de símbolo y13,

el bit de código b7 al bit de símbolo y3,

el bit de código b8 al bit de símbolo y14,

el bit de código b9 al bit de símbolo y10,

el bit de código b10 al bit de símbolo y15,

el bit de código b11 al bit de símbolo y5,

el bit de código b12 al bit de símbolo y8,

el bit de código b13 al bit de símbolo y12,

el bit de código b14 al bit de símbolo y11,

el bit de código b15 al bit de símbolo y1,

y el bit de orden i a partir del bit más significativo de los mb bits de código se representa como un bit bi y el bit de orden j a partir del bit más significativo de los mb bits de símbolo de dos símbolos sucesivos se representa como un bit yj, en donde

los bits de información se codifican en las palabras de código LDPC de N bits usando una matriz de comprobación de paridad MxN del código LDPC, donde M es una longitud de paridad, la matriz de comprobación de paridad MxN que está compuesta de una matriz de información MxK donde K ≥ N-M y una matriz de paridad MxM, la matriz de paridad MxM que tiene una estructura de escalera en la que elementos que tienen un valor 1 se disponen en una escalera con una ponderación de fila de la primera fila que es 1 y una ponderación de fila de todas las filas restantes que es 2, en donde

...

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/JP2008/071312.

Solicitante: Saturn Licensing LLC.

Inventor/es: OKADA, SATOSHI, YOKOKAWA,TAKASHI, YAMAMOTO,MAKIKO, IKEGAYA,RYOJI.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • H03M13/03 SECCION H — ELECTRICIDAD.H03 CIRCUITOS ELECTRONICOS BASICOS.H03M CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO, EN GENERAL (por medio de fluidos F15C 4/00; convertidores ópticos analógico/digitales G02F 7/00; codificación, decodificación o conversión de código especialmente adaptada a aplicaciones particulares, ver las subclases apropiadas, p. ej. G01D, G01R, G06F, G06T, G09G, G10L, G11B, G11C, H04B, H04L, H04M, H04N; cifrado o descifrado para la criptografía o para otros fines que implican la necesidad de secreto G09C). › H03M 13/00 Codificación, decodificación o conversión de código para detectar o corregir errores; Hipótesis básicas sobre la teoría de codificación; Límites de codificación; Métodos de evaluación de la probabilidad de error; Modelos de canal; Simulación o prueba de códigos (detección o correción de errores para la conversión de código o la conversión analógico/digital, digital/analógica H03M 1/00 - H03M 11/00; especialmente adaptados para los computadores digitales G06F 11/08, para el registro de la información basado en el movimiento relativo entre el soporte de registro y el transductor G11B, p. ej. G11B 20/18, para memorias estáticas G11C). › Detección de errores o corrección de errores en transmisión por redundancia en la representación de los datos, es decir, palabras de código que contienen más dígitos que las palabras origen.
  • H03M13/11 H03M 13/00 […] › usando bits de paridad múltiple.
  • H03M13/25 H03M 13/00 […] › Detección de errores o corrección de errores transmitidos por codificación espacial de la señal, es decir, añadiendo redundancia en la constelación de la señal, p. ej. modulación codificada de Trellis [TCM].
  • H03M13/27 H03M 13/00 […] › usando técnicas de entrelazado.
  • H03M13/35 H03M 13/00 […] › Protección desigual o adaptativa contra los errores, p. ej. proporcionando un nivel diferente de protección según la importancia de la información de origen o adaptando la codificación según la variación de las características del canal de transmisión.
  • H04L1/00 H […] › H04 TECNICA DE LAS COMUNICACIONES ELECTRICAS.H04L TRANSMISION DE INFORMACION DIGITAL, p. ej. COMUNICACION TELEGRAFICA (disposiciones comunes a las comunicaciones telegráficas y telefónicas H04M; selección H04Q). › Disposiciones para detectar o evitar errores en la información recibida.
  • H04L27/34 H04L […] › H04L 27/00 Sistemas de portadora modulada. › Sistemas de portadora de modulación de fase y de amplitud, p. ej. en cuadratura de amplitud.
  • H04L27/36 H04L 27/00 […] › Circuitos de modulación; Circuitos en el emisor.

PDF original: ES-2639994_T3.pdf

 

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