Aparato y método de procesamiento de datos.

Un receptor dispuesto en operación para la recuperación de bits de datos a partir de símbolos de datos recibidos apartir de un número predeterminado de señales sub-portadoras de símbolos Multiplexados por División de FrecuenciasOrtogonales (OFDM) y para formar un flujo de bits de salida,

siendo el número predeterminado de señales subportadorasde los símbolos OFDM que se determina en función de uno entre una pluralidad de modos defuncionamiento, comprendiendo dicho receptor:

un desintercalador de símbolos (514) dispuesto en operación para la recuperación de primeros conjuntos de símbolos dedatos a partir de primeros símbolos OFDM en función de un proceso de intercalado impar y de segundos conjuntos desímbolos de datos a partir de segundos símbolos OFDM en función de un proceso de intercalado par y para formar unflujo de símbolos de salida a partir de los primeros y segundos conjuntos de símbolos de datos,

una unidad demapeadora (52) dispuesta en operación para generar, a partir de los símbolos de datos del flujo desímbolos de salida, los bits de datos codificados del Control de Paridad de Baja Densidad (LDPC), con paridadintercalada, convirtiendo cada uno de los símbolos de datos del flujo de símbolos de salida que representa un símbolo demodulación de las señales sub-portadoras de OFDM en bits de datos en función de un sistema de modulación,un permutador inverso (53, 55) adaptado para realizar un proceso de permutación inversa para efectuar una inversión deun proceso de permutación aplicado a los bits de datos de LDPC, de paridad intercalada, codificados, para permutar losbits de datos de LDPC codificados, de modo que una pluralidad de los bits de datos de LDPC codificados quecorresponda a un valor de 1 en una fila arbitraria de una matriz de información correspondiente a bits de información deun código de LDPC, que se utilizó para codificar los bits de datos, no se incorpore en el mismo símbolo yun decodificador de LDPC (56) adaptado para realizar una decodificación de LDPC sobre los bits de datos de LDPCcodificados, en donde el proceso de permutación inversa se haya realizado para formar los bits de datos de salida, endonde el proceso de intercalado impar incluye:

la escritura de los primeros conjuntos de símbolos de datos recuperados a partir de las señales sub-portadoras de losprimeros símbolos OFDM en una memoria del intercalador de símbolos en función de un orden definido por un código depermutación y

la lectura de los primeros conjuntos de símbolos de datos a partir de la memoria del intercalador de símbolos (100) enfunción de un orden secuencial en el flujo de datos de salida y

el proceso de intercalado par incluye

la escritura de los segundos conjuntos de símbolos de datos recuperados a partir de las señales sub-portadoras de lossegundos símbolos OFDM en la memoria del intercalador de símbolos (540) en función de un orden secuencial yla lectura los segundos conjuntos de símbolos de datos a partir de la memoria del intercalador de símbolos (540) enfunción de un orden definido por el código de permutación en el flujo de datos de salida, de tal modo que mientras lossímbolos de datos desde el primer conjunto esté siendo objeto de lectura a partir de posiciones en la memoria delintercalador de símbolos (540), los símbolos de datos a partir del segundo conjunto puedan ser objeto de escritura en lasposiciones desde donde acaban de leerse y cuando los símbolos de datos desde el segundo conjunto estén siendoleídos a partir de las posiciones en la memoria del intercalador de símbolos (540), los símbolos de datos a partir de unprimer conjunto siguiente puedan ser objeto de escritura en las posiciones desde las que acaban de leerse, en dondecuando en una de la pluralidad de modos de funcionamiento en donde el número de sub-portadoras por símbolo deOFDM proporcione la mitad, o menos de la mitad, de un número máximo de sub-portadoras en los símbolos OFDM decualquiera de los modos de funcionamiento, el aparato de procesamiento de datos sea utilizable para el desintercaladode los símbolos de datos en función de solamente el proceso de intercalado impar.

Aparato y método de procesamiento de datos

CAMPO DE LA INVENCIÓN

La presente invención se refiere a métodos y aparatos de procesamiento de datos para la recuperación de bits de datos a partir de varias señales sub-portadoras de símbolos Multiplexados por División de Frecuencias Ortogonales (OFDM) para formar un flujo de bits de salida.

Formas de realización de la presente invención pueden dar a conocer un receptor de OFDM.

ANTECEDENTES DE LA INVENCIÓN

La norma de Difusión Vídeo Digital Terrestre (DVB-T) utiliza la Multiplexación por División de Frecuencias Ortogonales (OFDM) para comunicar datos que representan imágenes de vídeo y sonido a receptores mediante una señal de comunicaciones por radio de difusión. Se conoce, por la técnica anterior, que existen dos modos para la norma DVB-T que son conocidos como el modo de 2k y el modo de 8k. El modo de 2k proporciona 2048 sub-portadoras, mientras que el modo de 8k proporciona 8192 sub-portadoras. De modo similar, para la norma de Difusión de Vídeo Digital-Portátil (DVB-H) se ha proporciona un modo de 4k, en donde el número de sub-portadoras es 4096.

Los sistemas de codificación de corrección de errores, tales como la codificación LDPC/BCH, que han sido propuestos para realizar mejor DVB-T2 cuando el ruido y la degradación de los valores de símbolos, resultantes de la comunicación, no están en correlación. Los canales de difusión terrestres pueden sufrir un desvanecimiento correlacionado en los dominios del tiempo y de la frecuencia. En consecuencia, separando los bits de datos codificados en símbolos de datos diferentes y separando la comunicación de los símbolos de datos en señales de sub-portadoras diferentes del símbolo OFDM es tanto más posible, con lo que se puede aumentar el rendimiento de los sistemas de codificación de corrección de errores.

Con el fin de mejorar la integridad de los datos comunicados utilizando DVB-T o DVB-H, es conocido proporcionar un intercalador de símbolos con el fin de intercalar símbolos de datos de entrada puesto que estos símbolos son puestos en correspondencia con las señales de sub-portadoras de un símbolo OFDM. Para el modo de 2k y el modo 8k, se ha dado a conocer una disposición en donde la norma de DVB-T para generar las direcciones se pone en práctica en el establecimiento de la correspondencia. De forma análoga, para el modo de 4k de la norma DVB-H, se ha dado a conocer una disposición operativa para generar direcciones para la puesta en correspondencia y un generador de direcciones para poner en práctica esta puesta en correspondencia que se da a conocer en la solicitud de patente europea 04251667.4. El intercalador de direcciones comprende un registro de desplazamiento de realimentación lineal que utilizable para generar una secuencia de bits pseudo-aleatoria y un circuito de permutación. El circuito de permutación permuta el orden del contenido del registro de desplazamiento de realimentación lineal con el fin de generar una dirección. La dirección proporciona una indicación de una posición de memoria de la memoria de intercalador para la escritura del símbolo de datos de entrada o la lectura del símbolo de datos de entrada desde la memoria de intercalador para la puesta en correspondencia con una de las señales de sub-portadoras del símbolo OFDM. De modo similar, un generador de direcciones, en el receptor, está dispuesto para generar direcciones de la memoria del intercalador para la escritura de los símbolos de datos recibidos o la lectura de los símbolos de datos desde la memoria del intercalador para formar un flujo de símbolos de salida.

En un artículo titulado: “Un demapeador reconfigurable nuevo y de alta velocidad-Arquitectura de-intercalador de símbolos de dispositivos de puesta en correspondencia para DVB-T”, por Howarth L. et al, publicado en ISCAS ’99 en Proceedings de IEEE International Symposium, sobre circuitos y sistemas páginas 382-385, 30 de mayo de 1999, se ha dado a conocer un transmisor adecuado para la norma DVB-T que está dispuesto para poner en correspondencia palabras de bits de datos desde una fuente de entrada en símbolos de modulación y para intercalar los símbolos de modulación en las sub-portadoras de símbolos OFDM. El intercalador incluye una memoria de intercalador para la escritura de los símbolos de modulación desde el flujo de entrada de la fuente en la memoria de intercalador antes de la puesta en correspondencia de los símbolos de modulación desde la memoria de intercalador en las sub-portadoras de los símbolos OFDM. Asimismo, se da a conocer un receptor que incluye un de-intercalador de símbolos para la puesta en correspondencia de los símbolos de modulación recibidos desde los símbolos OFDM en un flujo de símbolos de salida, mediante la lectura de los símbolos de modulación y la salida de una memoria de intercalador.

En conformidad con otro desarrollo de la norma de Difusión Vídeo Digital-Terrestre, conocida como DVB-T2, existe un deseo de mejorar la comunicación de bits de datos y más en particular, proporcionar una disposición mejorada para el intercalado de bits de datos codificados con código LDPC y símbolos de datos en las señales de sub-portadoras de símbolos OFDM.

SUMARIO DE LA INVENCIÓN

En conformidad con la presente invención se da a conocer un aparato de procesamiento de datos dispuesto en operación para recuperar bits de datos a partir de los símbolos de datos recibidos desde un número predeterminado de señales sub-portadoras de símbolos Multiplexados por División de Frecuencias Ortogonales (OFDM) y para formar un flujo de bits de salida. El número predeterminado de señales sub-portadoras de los símbolos OFDM se determina en conformidad con uno de entre una pluralidad de modos de funcionamiento. El aparato de procesamiento de datos incluye un desintercalador de símbolos, una unidad demapeadora, un permutador inverso y un decodificador de Control de Paridad de Baja Densidad (LDPC) .

El desintercalador de símbolos está dispuesto en operación para recuperar primeros conjuntos de símbolos de datos a partir de los primeros símbolos OFDM en conformidad con un proceso de intercalado impar y de segundos conjuntos de símbolos de datos a partir de segundos símbolos de OFDM en conformidad con un proceso de intercalado par y para formar un flujo de símbolo de salida a partir de los primeros y segundos conjuntos de símbolos de datos.

La unidad demapeadora está dispuesta en operación para generar, a partir de los símbolos de datos del flujo de símbolos de salida, los bits de datos de LDPC, con paridad intercalada, codificados, convirtiendo cada uno de los símbolos de datos del flujo de símbolos de salida, que representan un símbolo de modulación de las señales subportadoras de OFDM, en bits de datos en conformidad con un sistema de modulación.

El permutador inverso está adaptado para realizar un proceso de permutación inversa para efectuar una inversión de un proceso de permutación aplicado a los bits de datos codificados de LDPC, con paridad intercalada, para permutar los bits de datos de LDPC codificados, de modo que una pluralidad de los bits de datos de LDPC codificados, que correspondan a un valor de 1 en una fila arbitraria de una matriz de información correspondiente a bits de información de un código de LDPC, que fue utilizado para codificar los bits de datos, no se incorpore en el mismo símbolo.

El decodificador de LDPC está adaptado para realizar la decodificación de LDPC sobre los LDPC bits de datos de LDPC codificados, en donde se haya realizado el proceso de permutación inversa para formar los bits de datos de salida. El proceso de intercalado impar del desintercalador incluye la escritura de los primeros conjuntos de símbolos de datos recuperados a partir de las señales sub-portadoras de los primeros símbolos OFDM en una memoria del intercalador de símbolos, en función de un orden definido por un código de permutación y

lectura de los primeros conjuntos de símbolos de datos desde la memoria del intercalador de símbolos, en función de un orden secuencial en el flujo de datos de salida. El proceso de intercalado par incluye la escritura de los segundos conjuntos de símbolos de datos recuperados a partir de las señales subportadoras de los segundos símbolos OFDM, en la memoria del intercalador de símbolos, en función de un orden secuencial y

la lectura de los segundos conjuntos de símbolos de datos desde la memoria del intercalador de símbolos en función de un orden definido por el código de permutación en el flujo de datos de salida, en conformidad con un orden secuencial de modo que mientras los símbolos de datos, procedentes del primer conjunto, son objeto de lectura... [Seguir leyendo]

1. Un receptor dispuesto en operación para la recuperación de bits de datos a partir de símbolos de datos recibidos a partir de un número predeterminado de señales sub-portadoras de símbolos Multiplexados por División de Frecuencias Ortogonales (OFDM) y para formar un flujo de bits de salida, siendo el número predeterminado de señales subportadoras de los símbolos OFDM que se determina en función de uno entre una pluralidad de modos de funcionamiento, comprendiendo dicho receptor:

un desintercalador de símbolos (514) dispuesto en operación para la recuperación de primeros conjuntos de símbolos de datos a partir de primeros símbolos OFDM en función de un proceso de intercalado impar y de segundos conjuntos de símbolos de datos a partir de segundos símbolos OFDM en función de un proceso de intercalado par y para formar un flujo de símbolos de salida a partir de los primeros y segundos conjuntos de símbolos de datos,

una unidad demapeadora (52) dispuesta en operación para generar, a partir de los símbolos de datos del flujo de símbolos de salida, los bits de datos codificados del Control de Paridad de Baja Densidad (LDPC) , con paridad intercalada, convirtiendo cada uno de los símbolos de datos del flujo de símbolos de salida que representa un símbolo de modulación de las señales sub-portadoras de OFDM en bits de datos en función de un sistema de modulación,

un permutador inverso (53, 55) adaptado para realizar un proceso de permutación inversa para efectuar una inversión de un proceso de permutación aplicado a los bits de datos de LDPC, de paridad intercalada, codificados, para permutar los bits de datos de LDPC codificados, de modo que una pluralidad de los bits de datos de LDPC codificados que corresponda a un valor de 1 en una fila arbitraria de una matriz de información correspondiente a bits de información de un código de LDPC, que se utilizó para codificar los bits de datos, no se incorpore en el mismo símbolo y

un decodificador de LDPC (56) adaptado para realizar una decodificación de LDPC sobre los bits de datos de LDPC codificados, en donde el proceso de permutación inversa se haya realizado para formar los bits de datos de salida, en donde el proceso de intercalado impar incluye:

la escritura de los primeros conjuntos de símbolos de datos recuperados a partir de las señales sub-portadoras de los primeros símbolos OFDM en una memoria del intercalador de símbolos en función de un orden definido por un código de permutación y

la lectura de los primeros conjuntos de símbolos de datos a partir de la memoria del intercalador de símbolos (100) en función de un orden secuencial en el flujo de datos de salida y

el proceso de intercalado par incluye la escritura de los segundos conjuntos de símbolos de datos recuperados a partir de las señales sub-portadoras de los segundos símbolos OFDM en la memoria del intercalador de símbolos (540) en función de un orden secuencial y

la lectura los segundos conjuntos de símbolos de datos a partir de la memoria del intercalador de símbolos (540) en función de un orden definido por el código de permutación en el flujo de datos de salida, de tal modo que mientras los símbolos de datos desde el primer conjunto esté siendo objeto de lectura a partir de posiciones en la memoria del intercalador de símbolos (540) , los símbolos de datos a partir del segundo conjunto puedan ser objeto de escritura en las posiciones desde donde acaban de leerse y cuando los símbolos de datos desde el segundo conjunto estén siendo leídos a partir de las posiciones en la memoria del intercalador de símbolos (540) , los símbolos de datos a partir de un primer conjunto siguiente puedan ser objeto de escritura en las posiciones desde las que acaban de leerse, en donde cuando en una de la pluralidad de modos de funcionamiento en donde el número de sub-portadoras por símbolo de OFDM proporcione la mitad, o menos de la mitad, de un número máximo de sub-portadoras en los símbolos OFDM de cualquiera de los modos de funcionamiento, el aparato de procesamiento de datos sea utilizable para el desintercalado de los símbolos de datos en función de solamente el proceso de intercalado impar.

2. Un receptor según la reivindicación 1, en donde el proceso de permutación inversa realizado por el permutador inverso (53, 55) sobre los datos de LDPC codificados tiene un efecto de inversión de una permutación de los bits de datos codificados, que se realizó por un permutador correspondiente en un transmisor, con el permutador correspondiente habiendo realizado el intercalado de paridad en los bits de datos de LDPC codificados, que se obtuvieron realizando la codificación de LDPC en función de una matriz de control de paridad de un código de LDPC, incluyendo la matriz de control de paridad una matriz de paridad correspondiente a los bits de paridad del código de LDPC, presentando la matriz de paridad una estructura escalonada, de modo que un bit de paridad de los bits de datos de LDPC codificados se intercale para una posición de bit de paridad diferente y realizando luego un proceso de permutación sobre los bits de datos codificados de LDPC para permutar los bits de código de los bits de datos codificados de LDPC, de modo que una pluralidad de los bits de datos codificados de LDPC del código de LDPC que corresponda a un valor de 1 en una fila arbitraria de una matriz de información, correspondiente a los bits de información de los bits codificados de LDPC, no se incorpore en el mismo símbolo y en donde el decodificador de LDPC (56) realice la decodificación de LDPC del código de LDPC, en donde se haya realizado el proceso de permutación inversa y no se haya realizado el desintercalado de paridad correspondiente al intercalado de paridad, utilizando una matriz de control de paridad convertida obtenida efectuando al menos una permutación de columnas correspondiente al intercalado de paridad en la matriz de control de paridad.

3. Un receptor según la reivindicación 1 o 2, en donde el desintercalador de símbolos (514) incluye un controlador, un generador de direcciones (102) y la memoria del intercalador de símbolos (540) , siendo el controlador (544, 546) utilizable para controlar el generador de direcciones (102) para generar direcciones, durante el proceso de intercalado impar para realizar la escritura de los primeros y segundos conjuntos de símbolos de datos a partir de las señales subportadoras de los primeros y segundos símbolos OFDM en la memoria del intercalador de símbolos, en función de un orden definido por el código de permutación, antes de la lectura de los segundos conjuntos de símbolos de datos, desde la memoria del intercalador de símbolos, en función del orden secuencial en el flujo de datos de salida.

4. Un receptor según la reivindicación 3, en donde el generador de direcciones comprende:

un registro de desplazamiento de realimentación lineal (200) que comprende un número predeterminado de etapas de registro y siendo utilizable para generar una secuencia de bits pseudo-aleatoria en conformidad con un polinomio generador,

un circuito de permutación (210) utilizable para recibir el contenido de las etapas del registro de desplazamiento y permutar los bits presentes en las etapas del registro, en conformidad con el código de permutación con el fin de formar las direcciones de una de las portadoras de OFDM y

una unidad de control (224) utilizable, en combinación con un circuito de control de dirección (216) , para regenerar una dirección cuando una dirección generada supera una dirección válida máxima predeterminada, estando la dirección válida máxima predeterminada definida en conformidad con el modo de funcionamiento.

5. Un receptor según cualquiera de las reivindicaciones precedentes, en donde una capacidad mínima de la memoria del intercalador de símbolos (540) puede proporcionarse en función del número máximo de símbolos de datos que se pueden transmitir en las sub-portadoras de los símbolos OFDM que estén disponibles para transmitir los símbolos de datos en cualquiera de los modos de funcionamiento.

6. Un receptor según la reivindicación 5, en donde cuando se utiliza en el modo de funcionamiento que proporciona el número máximo de sub-portadoras por símbolo de OFDM , el desintercalador es utilizable para usar la memoria del intercalador de símbolos disponible (540) en función del proceso de intercalado impar y de los procesos de intercalado

par al efecto de la lectura de símbolos de datos desde las posiciones en la memoria del intercalador de símbolos (540) y la escritura de los símbolos de datos desde las posiciones de donde acaban de leerse y cuando se opera en cualquier otro modo en el que el número de sub-portadoras es una mitad, o menos de una mitad, del número de sub-portadoras para transmitir los símbolos de datos por símbolo OFDM , siendo el desintercalador de símbolos (514) utilizable en el proceso de intercalado impar para leer los primeros conjuntos de símbolos de datos a partir de las primeras posiciones en la memoria del intercalador de símbolos (540) y para la escritura de los segundos conjuntos de símbolos de datos en la memoria del intercalador de símbolos (540) en las segundas posiciones, siendo las segundas posiciones diferentes con respecto a las primeras posiciones.

7. Un receptor según la reivindicación 6, en donde el modo de funcionamiento que proporciona el número máximo de 45 sub-portadoras por símbolo OFDM es un modo de 32K y los otros modos incluyen uno o más de los modos de 2K, 4K, 8K y 16K.

8. Un receptor según una cualquiera de las reivindicaciones 3 a 7, en donde el aparato de procesamiento de datos es utilizable para cambiar el código de permutación que se utiliza para formar las direcciones de un símbolo OFDM a otro.

9. Un receptor según la reivindicación 8, en donde los bits de datos se reciben a partir de los símbolos OFDM en función de una norma de Difusión de Video Digital, tal como la norma de Difusión de Vídeo Digital-Terrestre, la norma de Difusión de Vídeo Digital-Portátil, la norma de Difusión de Vídeo Digital-Terrestre 2 o la norma de Difusión de Vídeo Digital por Cable 2.

10. Un método de recepción de bits de datos a partir de símbolos de datos recibidos desde un número predeterminado de señales sub-portadoras de símbolos Multiplexados por División de Frecuencias Ortogonales (OFDM) para formar un flujo de bits de salida, siendo el número predeterminado de señales sub-portadoras de los símbolos OFDM determinado en función de uno de entre una pluralidad de modos de funcionamiento, comprendiendo dicho método:

la recuperación de los primeros conjuntos de símbolos de datos a partir de primeros símbolos OFDM en función de un proceso de intercalado impar y segundos conjuntos de símbolos de datos a partir de segundos símbolos OFDM en función de un proceso de intercalado par,

la formación de un flujo de símbolos de salida a partir de los primeros y segundos conjuntos de símbolos de datos, la generación, a partir de los símbolos de datos del flujo de símbolos de salida, de bits de datos codificados del Control de Paridad de Baja Densidad (LDPC) , con paridad intercalada, convirtiendo cada símbolo de datos representado por un símbolo de modulación de las señales sub-portadoras de OFDM en bits de datos codificados intercalados en conformidad con un sistema de modulación,

la realización de un proceso de permutación inversa para efectuar una inversión de un proceso de permutación aplicado a los bits de datos de LDPC, con paridad intercalada, codificados para permutar los bits de datos codificados de LDPC, de modo que una pluralidad de los bits de datos codificados de LDPC que corresponda a un valor de 1 en un fila arbitraria de una matriz de información, correspondiente a los bits de información del código de LDPC, no se incorpore en el mismo símbolo y

la realización de una decodificación de LDPC sobre los bits de datos de LDPC codificados, en donde se haya realizado el proceso de permutación inversa para formar los bits de datos de salida, en donde el proceso de intercalado impar incluye la escritura de los primeros conjuntos de símbolos de datos recuperados a partir de las señales sub-portadoras de los primeros símbolos OFDM en una memoria del intercalador de símbolos (540) en función de un orden definido por un código de permutación y

la lectura de los primeros conjuntos de símbolos de datos desde la memoria del intercalador de símbolos (540) , en función de un orden secuencial en el flujo de datos de salida y

el proceso de intercalado par incluye:

la escritura de los segundos conjuntos de símbolos de datos recuperados a partir de las señales sub-portadoras de los 25 segundos símbolos OFDM en la memoria del intercalador de símbolos (540) en función de un orden secuencial y

la lectura de los segundos conjuntos de símbolos de datos a partir de la memoria del intercalador de símbolos (540) en función de un orden definido por el código de permutación en el flujo de datos de salida, de tal modo que mientras los símbolos de datos desde el primer conjunto esté siendo objeto de lectura a partir de posiciones en la memoria del intercalador de símbolos (540) , los símbolos de datos a partir del segundo conjunto puedan ser objeto de escritura en las posiciones desde donde acaban de leerse y cuando los símbolos de datos desde el segundo conjunto estén siendo leídos a partir de las posiciones en la memoria del intercalador de símbolos (540) , los símbolos de datos a partir de un primer conjunto siguiente puedan ser objeto de escritura en las posiciones desde las que acaban de leerse, en donde cuando en una de la pluralidad de modos de funcionamiento en donde el número de sub-portadoras por símbolo de OFDM proporcione la mitad, o menos de la mitad, de un número máximo de sub-portadoras en los símbolos OFDM de cualquiera de los modos de funcionamiento, el intercalado comprende el intercalado de los símbolos de datos en función de solamente el proceso de intercalado impar.

11. Un método según la reivindicación 10, en donde la realización del proceso de permutación inversa sobre los datos de LDPC intercalados codificados tiene un efecto de inversión de una permutación de los bits codificados de LDPC, de paridad intercalada, que se obtuvieron realizando la codificación de LDPC en función de una matriz de control de paridad del código de LDPC, incluyendo la matriz de control de paridad a una matriz de paridad correspondiente a los bits de paridad de un código de LDPC, presentando la matriz de paridad una estructura escalonada, de modo que un bit de 45 paridad del código de LDPC se intercale para una posición de bit de paridad diferente y realizando luego un proceso de permutación sobre los bits de datos codificados de LDPC para permutar los bits de código de los bits de datos codificados de LDPC, de modo que una pluralidad de los bits de código de los bits de datos codificados de LDPC que correspondan a un valor de 1, en una fila arbitraria de una matriz de información correspondiente a los bits de información del código LDPC, no se incorpore en el mismo símbolo y en donde la decodificación de LDPC de los bits de LDPC codificados y en donde se haya realizado el proceso de permutación inversa y no se haya realizado el desintercalado de paridad correspondiente al intercalado de paridad, incluye la utilización de una matriz de control de paridad convertida obtenida efectuando al menos una permutación de columnas correspondiente al intercalado de paridad en la matriz de control de paridad.

12. Un método según la reivindicación 10 u 11, en donde el intercalado impar incluye:

la generación de direcciones utilizando un generador de direcciones (542) basado en el código de permutación para la lectura de los primeros y segundos conjuntos de símbolos de datos recuperados a partir de las señales sub-portadoras de los primeros y segundos símbolos OFDM en la memoria del intercalador de símbolos (540) , antes de la lectura de los símbolos de datos en el flujo de símbolo de salida en función de un orden secuencial.

13. Un método según la reivindicación 12, en donde la generación de las direcciones utilizando el generador de direcciones (542) comprende:

la generación de una secuencia bits pseudo-aleatoria utilizando un registro de desplazamiento de realimentación lineal

(200) que comprende un número predeterminado de etapas del registro y un polinomio generador, la permutación de los bits presentes en las etapas del registro, en conformidad con el código de permutación, con el fin de formar las direcciones de una de las sub-portadoras de OFDM y

la regeneración de una dirección cuando una dirección generada sobrepasa una dirección válida máxima predeterminada, estando definida la dirección válida máxima predeterminada en conformidad con el modo de funcionamiento.

14. Un método según cualquiera de las reivindicaciones 10 a 13, en donde una capacidad mínima de la memoria del

intercalador de símbolos (540) puede proporcionarse en función del número máximo de símbolos de datos que se puedan transmitir en las sub-portadoras de los símbolos OFDM que estén disponibles para transmitir los símbolos de datos en cualquiera de los modos de funcionamiento.

15. Un método según la reivindicación 14, en donde el desintercalado incluye:

cuando se opera en el modo de funcionamiento que proporciona el número máximo de sub-portadoras por símbolo OFDM , el uso de la memoria del intercalador de símbolos disponible (540) en función del proceso de intercalado impar y del proceso de intercalado par al efecto de la lectura de símbolos de datos desde las posiciones en la memoria del intercalador de símbolos (540) y la escritura de símbolos de datos en la memoria del intercalador de símbolos (540)

desde las posiciones de donde acaban de leerse y

cuando se opera en cualquier otro modo en el que el número de sub-portadoras es una mitad, o menos de una mitad, del número de sub-portadoras para transmitir los símbolos de datos por símbolo OFDM , el desintercalado según el proceso de intercalado impar para leer los primeros conjuntos de símbolos de datos a partir de las primeras posiciones en la memoria del intercalador y para la escritura de los segundos conjuntos de símbolos de datos en la memoria del intercalador en segundas posiciones, siendo las segundas posiciones diferentes con respecto a las primeras posiciones.

16. Un método según la reivindicación 15, en donde el modo de funcionamiento que proporciona el número máximo de sub-portadoras por símbolo OFDM es un modo de 32K y los otros modos incluyen uno o más de los modos de 2K, 4K, 30 8Ky 16K.

17. Un método según una cualquiera de las reivindicaciones 10 a 16, que comprende la modificación del código de permutación para formar las direcciones desde un símbolo OFDM a otro.

18. Un método según cualquiera de las reivindicaciones 10 a 17, el método comprendiendo recibir los símbolos OFDM, en conformidad con una norma de Difusión de Vídeo Digital tal como la norma de Difusión de Vídeo Digital Terrestre, la norma de Difusión de Vídeo Digital Portátil, la norma de Difusión de Vídeo Digital Terrestre 2 o la norma de Difusión de Vídeo Digital por Cable 2.

Codificador vídeoAdaptacióndispersión

Codificador audio

energía Codificador datos

Codificación fuente y multiplexión Adaptacióndispersiónenergía CodificadorBCH LDPC

CodificadorBCH LDPC

Constructortramas Intercaladorde bits Intercaladorde bits Intercaladorsímbolos Bit paramapeadorconstelación

Bit paramapeadorconstelación ConstructorsímbolosOFDM

Pilotos +señalizaciónincorporada Intercaladortiempos

Intercaladortiempos Extremo frontal Modulador

Inserción

OFDM

intervaloguarda

NODO CONTROL

NODO VARIABLE

DATOSOBJETIVO

A CONSTRUCTORTRAMAS

MATRIZ CONTROL PARIDAD

MATRIZ PARIDAD HT

A MATRIZ CONTROL PARIDAD

B

EL NÚMERO DECOLUMNAS DE CADAPESO DE PONDERACIÓNDE COLUMNA

SÍMBOLO

LÍMITE BITS LÍMITES BITS

LÍMITE BITS LÍMITES BITS

BIT FUERTE = SUCEPTIBLE A ERRORES BIT DÉBIL = RESISTENTE A ERRORES

LÍMITE BITS

LÍMITES BITS

MEMORIA 31 MEMORIA 31

ESCRITURA LECTURA

DIRECCIÓNCOLUMNASB PRIMER MÉTODO REORDENAMIENTO

COLUMNA

C SEGUNDO MÉTODO REORDENAMIENTOBIT FUERTE BIT DÉBIL

DIRECCIÓN DE LAS FILAS

UNIDAD REORDENAMIENTO

EJEMPLO DE 64 QAM

DEMULTIPLEXOR 25

TERCER MÉTODO REORDENAMIENTO

Nodo variable

NODO VARIABLE

NODO CONTROL

LAS PRÓXIMAS 15 SON360 COLUMNASSEPARADAS

SE APLICA TAMBIÉN EN ESTE EJEMPLO

LOS BITS DE PARIDAD SE HACEN RESISTENTES A ERRORES DE RÁFAGAS SOLAMENTE CON ESTA DISPOSICIÓN OPERATIVA

16QAM, r=3/4 (DESPUÉS DE INTERCALADO PARIDAD)

MATRIZ CONTROLPARIDAD

CUANDO SE BORRA UN SÍMBOLO QAM, 4 BITS SE BORRAN COLECTIVAMENTE

COLUMNA

CUANDO SE BORRA UN SÍMBOLOMEMORIA 31

QAM, 4 BITS SE BORRAN COLECTIVAMENTE

ESTE INTERCALADO ES INCONVENIENTE EN CANALES CON BORRADOS OPERATIVOS

MEMORIA 31

COLUMNA

LOS BITS DE CÓDIGO PERTENECIENTES AL MISMO NODO DE CONTROL NO SON INCORPORADOS EN EL MISMO SÍMBOLO QAM PARA TODOS LOS 11 CÓDIGOS DE 64K

POSICIONES INICIO ESCRITURA RESPECTIVAS DE mb COLUMNAS

EL NÚMERO DEPRIMER A TERCER CUARTO MÉTODOCOLUMNASMÉTODOS DEREORDENAMIENTO REQUERIDA DEREORDENAMIENTO MEMORIA “mb)

POSICIONES INICIO ESCRITURA RESPECTIVAS DE mb COLUMNAS

EL NÚMERO DEPRIMER A TERCER CUARTO MÉTODOCOLUMNASMÉTODOS DEREORDENAMIENTO REQUERIDA DEREORDENAMIENTO MEMORIA “mb)

PROCEDIMIENTO TRANSMISIÓN

CODIFICACIÓN LDPC

INTERCALADOR DE BITS (INTERCALADO DE PARIDAD, INTERCALADO DE COLUMNAS CON TORSIÓN, PROCESO REORDENAMIENTO)

MAPEADO

MODULACIÓN

TRANSMISIÓN

FIN

MÓDELO DE FLUTTER REDUCIDO EQUIVALENTE

Frecuencia Doppler

Tiempo SE REALIZARON SIMULACIONES USANDO UN MODELOCORRESPONDIENTE A UNA PORTADORA EXTRAÍDA EN EL LADO DE RECEPCIÓN DESPUÉS DE QUE SE REALICE FFT EN UN SÍMBOLOOFDM QUE FUE TRANSMITIDO A TRAVÉS DE ESTE CANAL

número símbolo m: Ts: longitud símbolo (seg.) Tu: longitud símbolo efectiva (seg.) Nu: número de portadoras OFDM

POTENCIA DE APROXIMADA POR AWGN

Intercalado bits usual Intercalado bits columnas torsión y paridad

NINGÚN INTERCALADO PARA CANALES 1 borrado/5, 5 portadora 1 borrado/5, 0 portadora Tasa errores bits Intercalado bits usual Intercalado bits columnas torsión y paridad

NINGÚN INTERCALADO PARA CANALES 1 borrado/14 portadora 1 borrado/12, 4 portadora Tasa errores bits Desde antena Elimina-EstimaciónSintoni-Demapeador

cióncanal yzador

guarda corrección Extracciónseñalincorporada DecodificadorDe-intercaladorDemultiplexorUnidadDe-intercalador LDPC columnas torsión (DEMUX) demapeadora símbolos

MEMORIA DATOS RECIBIDOS

UNIDADLLR

A TRAVÉS DE RUTA COMUNICACIÓN

PERMUTA-RECEP-UNIDAD CÁLCULOCIÓN DATOSCIÓN PALABRASRECIBIDOS DECODIFICADAS

SI CADA FIFO ESTÁ VACIO, ENTONCES PROSEGUIR AL SIGUIENTE

MEMORIA ALMACENAMIENTODATOS BORDES UNIDADPERMUTACIÓN

SI CADA FIFO ESTÁ VACIO, DATOS

DATOS

ENTONCES PROSEGUIR ALDECODIFICADOS

DECODIFICADOS

SIGUIENTE FINALES MEMORIA ALMACENAMIENTODATOS BORDES

DATOS

DATOS MATRIZ

MATRIZ

CIRCUITO

CIRCUITO

DESPLAZ.

DESPLAZ.

CÍCLICO

CÍCLICO

UNIDAD CÁLCULONODO VARIABLE UNIDAD CÁLCULONODO CONTROL

DISCO DURO

INTERFACE I/O

MEDIO

UNIDADUNIDAD DE

UNIDAD DEUNIDAD DE

ALMACENAMIENTO

COMUNICA-DISCO

SALIDA ENTRADA

EXTRAIBLE

CIÓN

ORDENADOR

Símbolos pares Símbolos impares Secuencia Secuencia direcciones direcciones escritura:escritura:

0, 1, 2, 3

Dirección RAM:

Dirección RAM: Secuencia

Secuencia direcciones

direcciones lectura:

lectura:0, 1, 2, 3Intercalador en transmisor

Secuencia transmitida Secuencia transmitida Secuencia Secuencia direcciones direcciones escritura:escritura:

0, 1, 2, 31, 3, 0, 2Dirección RAM:

Dirección RAM:Secuencia direcciones Secuencia lectura:

direcciones lectura:0, 1, 2, 3

De-Intercalador en receptor

Número de portadoras

Símbolos pares Símbolos impares Secuencia Secuencia direcciones direcciones escritura:escritura:

0, 1, 2, 3

0, 1, 2, 3 Dirección RAM: Secuencia

Dirección RAM: direcciones Secuencia lectura: direcciones lectura:

Intercalador en transmisor Intercalador en transmisor

Secuencia transmitida Secuencia transmitida Memoriaintercalador

Dirección escritura Dirección lectura Impar/par Generadordirecciones Secuencia transmitida

Secuencia direcciones escritura:0, 1, 2, 3

Dirección RAM:

Secuencia direcciones lectura: 1, 3, 0, 2

Símbolospares/impares Generacióndirecciones

Modo Dirección H (q)

Secuencia transmitida Secuencia direcciones escritura:1, 3, 0, 2

Dirección RAM:

Secuencia direccioneslectura:0, 1, 2, 3

Símbolo entrada: Y’

RAMintercalador

Símbolo intercalado: Y