Bucle cerrado de retardo analógico/digital.

Un bucle cerrado de retardo (300) incluyendo:

un circuito de retardo digital (302) que permite que elementos de retardo digital (400) proporcionen ajuste de fasebasto durante la inicializacion en el bucle cerrado de retardo (3 00);

un contador (308) configurado para controlar el numero de los elementos de retardo digital (400) habilitados; yun circuito de retardo analogico (304) que proporciona, despues de la terminacion del ajuste de fase basto, un ajustede fase fino en el bucle cerrado de retardo (300), y

donde el circuito de retardo analogico (304) emplea una senal de control variable durante el ajuste de fase fino, caracterizado porque:

el circuito de retardo analogico (304) esta adaptado para recibir una senal de control fija mientras el circuito deretardo digital (302) proporciona ajuste de fase basto; y

el contador (308) esta configurado ademas para ser inicializado a un valor que corresponda a un retardo minimo delcircuito de retardo digital.

Bucle cerrado de retardo analógico/digital Antecedentes de la invención Muchos dispositivos, tales como la memoria síncrona dinámica de acceso aleatorio (SDRAM) y los microprocesadores, reciben una señal de reloj externo generada por una fuente de reloj externo, tal como un oscilador de cristal. La señal de reloj externo recibida a través de un teclado de entrada en el dispositivo es dirigida a varios circuitos dentro del dispositivo a través de un árbol de circuitos intermedios. El árbol intermedio introduce un retardo común entre el reloj externo y cada reloj intermedio.

Típicamente, se usa un bucle cerrado de retardo (DLL) con una línea de retardo ajustable para sincronizar la señal de reloj intermedio con la señal de reloj externo retardando la señal de reloj externo aplicada al árbol intermedio. El DLL incluye un detector de fase, que detecta la diferencia de fase entre la señal de reloj externo y una señal de reloj intermedio. En base a la diferencia de fase detectada, el DLL sincroniza la señal de reloj intermedio a la señal de reloj externo añadiendo un retardo apropiado a la señal de reloj externo hasta que la señal de reloj intermedio externo (el reloj interno) esté en fase con la señal de reloj externo. El DLL puede ser implementado como un bucle cerrado de retardo analógico o un bucle cerrado de retardo digital. En un bucle cerrado de retardo analógico se usa una línea de retardo controlada por voltaje para retardar la señal de reloj externo.

US6242955 describe un circuito de bucle cerrado de retardo, para sincronizar una señal de referencia y una señal de salida, que tiene una línea de retardo digital y una línea de retardo analógica. US 6327318 describe un circuito de compensación de retardo incluyendo una línea de retardo basto incluyendo elementos de retardo basto y una línea de retardo fino incluyendo elementos de retardo fino.

La figura 1 es un diagrama de bloques de un bucle cerrado de retardo analógico de la técnica anterior (DLL) 100.

El DLL analógico 100 sincroniza una señal de reloj interno CKI con una señal de reloj externo CKE. La señal de reloj externo CKE está acoplada a una línea de retardo controlada por voltaje 102, y la línea de retardo controlada por voltaje 102 está acoplada a memorias intermedias de árbol de relojes 108. La señal de reloj externo CKE retardada es alimentada a las memorias intermedias de árbol de relojes 108 donde se propaga a las salidas del árbol y es aplicada a los varios circuitos. El retardo a través de la memoria intermedia de árboles de reloj 108 da lugar a una diferencia de fase entre la señal de reloj externo CKE y la señal de reloj interno CKI. La línea de retardo controlada por voltaje 102 regula el retardo de la señal de reloj externo CKE incrementando o disminuyendo el retardo, para sincronizar las señales de reloj externo e interno.

Para determinar el retardo apropiado en la línea de retardo, una de las salidas de las memorias intermedias de árbol de relojes 108 está acoplada a un detector de fase 104 donde se compara con la señal de reloj externo CKE. El detector de fase 104 detecta la diferencia de fase entre el reloj interno CKI y el reloj externo CKE. La salida del detector de fase 104 es integrada por una bomba de carga 106 y un condensador de filtro de bucle 112 para proporcionar un voltaje de polarización variable VCTRL 110 para la línea de retardo controlada por voltaje (VCDL)

102. El voltaje de polarización VCTRL selecciona la cantidad de retardo a añadir a la señal de reloj externo por el VCDL 102 para sincronizar la señal de reloj interno CKI con la señal de reloj externo CKE.

El detector de fase 104 es un flip-flop de tipo D con la entrada D acoplada a la señal de reloj externo CKE y la entrada de reloj acoplada a la señal de reloj interno CKI. En cada borde ascendente de la señal de reloj interno CKI, la salida del detector de fase 104 indica si el borde ascendente de la señal de reloj interno está antes o después del borde ascendente de la señal de reloj externo.

El DLL analógico 100 produce un retardo controlado por voltaje con alta exactitud. Sin embargo, el funcionamiento del DLL analógico varía en un rango de frecuencias porque el retardo generado usando la línea de retardo controlada por voltaje varía de forma no lineal con los cambios del voltaje de control de polarización VCTRL.

La figura 2 es un gráfico que ilustra la característica de voltaje de control no lineal para la línea de retardo controlada por voltaje representada en la figura 1. En general, los dispositivos soportan un amplio rango de frecuencias de reloj externo dentro del que se selecciona una frecuencia operativa para un dispositivo concreto. En el ejemplo representado en la figura 2, el dispositivo puede operar a cualquier frecuencia entre el punto A y el punto C. La frecuencia operativa seleccionada está en el punto B.

Como se representa, la característica de voltaje de control es no lineal: pronunciada en un extremo del rango de voltaje de control (punto C) y casi plana en el extremo opuesto (punto A) . Esta característica de voltaje de control da lugar a inestabilidad del DLL en el punto C y tiempos de bloqueo largos en el punto A. El amplio rango de frecuencias (retardos) es controlado por el voltaje de polarización VCTRL.

Con referencia de nuevo a la figura 1, el voltaje de polarización VCTRL es la salida de la bomba de carga 106, que

permanece en un estado de alta impedancia la mayor parte del tiempo. Cualquier ruido en la señal de voltaje de polarización VCTRL perturba la salida del DLL analógico 100. Por ejemplo, si el DLL analógico está operando en el punto B, un pequeño cambio de voltaje (ΔV) debido a ruido da lugar a un cambio grande en el retardo. Así, el DLL analógico es muy sensible a ruido cuando opera en el punto B, dentro del amplio rango de frecuencias representado desde el punto C al punto A. Por lo tanto, el DLL analógico no es estable dentro de un amplio rango de frecuencias.

Un DLL digital no tiene el problema de estabilidad de un DLL analógico. Sin embargo, la exactitud de un DLL digital es tan alta como la exactitud de un DLL analógico, porque el retardo se facilita combinando un quantum fijo (pasos) de retardo. Cuanto menor es el paso de retardo, más alta es la exactitud. Sin embargo, una disminución del tamaño del paso da lugar a un aumento correspondiente en la zona de silicio porque se requieren más elementos de retardo para cubrir el amplio rango de frecuencias.

Resumen de la invención Según la invención se facilita un bucle cerrado de retardo según la reivindicación 1. También según la invención se facilita un método para realizar ajuste de fase en un bucle cerrado de retardo según la reivindicación 16.

Se presenta un bucle cerrado de retardo, que tiene alta exactitud, buena estabilidad y un tiempo de bloqueo rápido en un amplio rango de frecuencias. El bucle cerrado de retardo combina un tiempo de bloqueo más corto, buena exactitud y estabilidad con bajo consumo de potencia y una zona de silicio pequeña para que el bucle cerrado de retardo opere en un amplio rango de frecuencias.

El bucle cerrado de retardo incluye un circuito de retardo digital y un circuito de retardo analógico. El circuito de retardo digital permite que elementos de retardo proporcionen ajuste de fase basto en el bucle cerrado de retardo. El circuito de retardo analógico proporciona un ajuste de fase fino en el bucle cerrado de retardo mientras el circuito de retardo digital se mantiene a un retardo fijo. Un detector de cierre en el circuito de retardo digital detecta la terminación del ajuste de fase basto, congela el retardo fijo a la terminación y habilita el ajuste de fase fino.

El circuito de retardo digital, que incluye una pluralidad de elementos de retardo fijo, opera en un amplio rango de retardos. El circuito de retardo analógico opera en un rango de retardos pequeño dentro del rango de retardos amplio y se mantiene a un segundo retardo fijo hasta que el circuito de retardo digital termina el ajuste de fase fino.

Breve descripción de los dibujos Los anteriores y otros objetos, características y ventajas de la invención serán evidentes por la siguiente descripción más concreta de realizaciones preferidas de la invención ilustradas en los dibujos acompañantes en los que caracteres de referencia análogos hacen referencia a las mismas partes en todas las diferentes vistas. Los dibujos no son necesariamente a escala, insistiéndose, en cambio, en que ilustran los principios... [Seguir leyendo]

1. Un bucle cerrado de retardo (300) incluyendo:

un circuito de retardo digital (302) que permite que elementos de retardo digital (400) proporcionen ajuste de fase basto durante la inicialización en el bucle cerrado de retardo (3 00) ; un contador (308) configurado para controlar el número de los elementos de retardo digital (400) habilitados; y un circuito de retardo analógico (304) que proporciona, después de la terminación del ajuste de fase basto, un ajuste de fase fino en el bucle cerrado de retardo (300) , y donde el circuito de retardo analógico (304) emplea una señal de control variable durante el ajuste de fase fino, caracterizado porque: el circuito de retardo analógico (304) está adaptado para recibir una señal de control fija mientras el circuito de retardo digital (302) proporciona ajuste de fase basto; y el contador (308) está configurado además para ser inicializado a un valor que corresponda a un retardo mínimo del circuito de retardo digital.

2. El bucle cerrado de retardo (300) según la reivindicación 1, donde el contador (308) es un contador ascendente.

3. El bucle cerrado de retardo (300) según la reivindicación 1 o 2, donde el contador (308) es controlado por una señal de reloj de entrada (CKE) .

4. El bucle cerrado de retardo (300) según la reivindicación 3, donde el contador (308) se incrementa en respuesta a bordes ascendentes de la señal de reloj de entrada (CKE) .

5. El bucle cerrado de retardo (300) según la reivindicación 1, donde el contador (308) se implementa como un contador de ondulación.

6. El bucle cerrado de retardo (300) según cualquiera de las reivindicaciones 1 a 5, donde el contador (308) está a '0' después del reseteo.

7. El bucle cerrado de retardo (300) según cualquiera de las reivindicaciones 1 a 6, donde, para un retardo mínimo, no se habilitan elementos de retardo digital.

8. El bucle cerrado de retardo (300) según cualquiera de las reivindicaciones 1 a 7, donde un recuento máximo del contador (308) corresponde a una suma total de los elementos de retardo digital (400) .

9. El bucle cerrado de retardo (300) según cualquiera de las reivindicaciones 1 a 8, donde el circuito de retardo analógico (304) es distinto y está en serie con el circuito de retardo digital (302) .

10. El bucle cerrado de retardo (300) según cualquiera de las reivindicaciones 1 a 9, donde el circuito de retardo digital (302) opera sobre un rango de retardo amplio.

11. El bucle cerrado de retardo (300) según la reivindicación 10, donde el circuito de retardo analógico (304) opera en un rango de retardo pequeño dentro del rango de retardo amplio.

12. El bucle cerrado de retardo (300) según cualquiera de las reivindicaciones 1 a 11, incluyendo además un detector de cierre (310) en el circuito de retardo digital (302) que detecta la terminación del ajuste de fase basto, congela el retardo fijo a la terminación y permite el ajuste de fase fino.

13. El bucle cerrado de retardo (300) según cualquiera de las reivindicaciones 1 a 12, donde el contador (308) está configurado para ser inhabilitado a la detección de una alineación entre bordes de señales de reloj (CKE, CKI) .

14. El bucle cerrado de retardo (300) según la reivindicación 13, donde una de las señales de reloj (CKE, CKI) es una señal de reloj interna.

15. El bucle cerrado de retardo (300) según cualquiera de las reivindicaciones 1 a 14, donde, después de la terminación del ajuste de fase basto, mientras se lleva a cabo ajuste de fase fino en el bucle cerrado de retardo (300) , el circuito de retardo digital (302) se mantiene a un retardo fijo en respuesta a una señal de control.

16. Un método para realizar ajuste de fase en un bucle cerrado de retardo (300) incluyendo los pasos de:

habilitar elementos de retardo digital (400) en un circuito de retardo digital (302) para que proporcionen ajuste de fase basto en el bucle cerrado de retardo (300) durante la inicialización, donde el número de elementos de retardo digital (400) habilitados es controlado por un contador (308) ; y proporcionar, después de la terminación del ajuste de fase basto, un ajuste de fase fino con un circuito de retardo analógico (304) , donde el circuito de retardo analógico (304) emplea una señal de control variable durante el ajuste de fase fino, caracterizado porque:

el circuito de retardo analógico (304) recibe una señal de control fija mientras el circuito de retardo digital (302) proporciona el ajuste de fase basto; y el método incluye además inicializar el contador (308) a un valor que corresponda a un retardo mínimo del circuito de retardo digital.

17. El método según la reivindicación 16, incluyendo además el paso de controlar el contador (308) por una señal de reloj de entrada (CKE) recibida por el contador (308) . 20

18. El método según la reivindicación 17, donde el contador (308) se incrementa en respuesta a bordes ascendentes de la señal de reloj de entrada (CKE) .

19. El método según la reivindicación 16, donde el contador (308) se implementa como un contador de ondulación. 25

20. El método según cualquiera de las reivindicaciones 16 a 19, incluyendo además el paso de resetear el contador (308) a '0', teniendo lugar el reseteo antes del paso de habilitar los elementos de retardo digital (400) .

21. El método según cualquiera de las reivindicaciones 16 a 20, donde, para retardo mínimo, el paso de habilitación 30 no habilita elementos de retardo digital.

22. El método según cualquiera de las reivindicaciones 16 a 21, incluyendo además los pasos de:

detectar la terminación del ajuste de fase basto; 35 congelar el ajuste de fase basto a la terminación; y habilitar el ajuste de fase fino después de la congelación.

23. El método según cualquiera de las reivindicaciones 16 a 22, incluyendo además, después de la terminación del ajuste de fase basto, durante la provisión de ajuste de fase fino, mantener el circuito de retardo digital (302) a un retardo fijo en respuesta a una señal de control.