Circuito de transmisión, circuito de recepción, método y sistema de transmisión de datos.

Un método de transferencia de datos digitales para transferir de forma alterna y periódica una primera información y una segunda información respectivamente en un primer periodo y en un segundo periodo,

en el que:

una cantidad de información de la primera información por unidad de tiempo en el primer periodo es más grande que una cantidad de información de la segunda información por unidad de tiempo en el segundo periodo; y

la primera información en el primer periodo se transfiere como unos datos en serie cuyo un símbolo es n veces una anchura de impulso mínima, y la segunda información en el segundo periodo se transfiere como datos en serie modulados por anchura de impulso en un símbolo que empieza y termina con unos impulsos que tienen o bien un nivel alto o bien uno bajo, teniendo el símbolo solo una transición entre dicho nivel bajo o alto entre dichos impulsos de inicio y de fin, una posición de dicha transición en dicho símbolo dependiendo de unos valores de bits de la segunda información.

Circuito de transmisión, circuito de recepción, método y sistema de transmisión de datos [Campo de ia técnica]

La presente invención se refiere a un circuito de transmisión y un circuito de recepción para transferir datos digitaies en paralelo a la vez que se serializan ios datos digitaies, y a un método de transferencia de datos y un sistema de transferencia de datos que usan los mismos.

[Antecedentes de ia técnica]

En los últimos años, para la transferencia de datos digitaies entre dispositivos, ha habido una demanda creciente de una transferencia en serie a unas velocidades más aitas. La transferencia en serie de datos digitaies tiene ventajas sobre la transferencia en paralelo de datos digitaies, tai como ia capacidad de reducir ios hiios entre dispositivos tanto como sea posible, permitiendo de este modo una reducción en cuanto ai tamaño de ios cabies de cabieado y los conectores, y la capacidad de reducir ia diafonía, o simiiares, debido a ia interferencia entre hiios.

Por lo general, en la transferencia en serie de datos digitaies, ei iado de unidad de transmisión convierte datos digitales en paralelo de entrada en unos datos digitaies en serie y transmite ios datos convertidos a ia unidad de recepción. La unidad de recepción recupera datos digitaies en paraieio a partir de ios datos digitaies en serie recibidos.

Haciendo referencia a la figura 65, la figura 65 muestra una configuración de sistema de un sistema de transferencia de datos en serie en la que se serializan y se transfieren unos datos digitaies en paraieio. Con cuaiquiera de (1) acoplamiento eléctrico / de CC, (2) acoplamiento eléctrico / de CA y (3) acopiamiento óptico, ios datos en paraieio que se introducen en una unidad de transmisión se codifican por un codificador en un esquema previamente determinado, se convierten en unos datos en serie por un seriaiizador, se ampiifican y, a continuación, se transfieren. Los datos en serie que se reciben por la unidad de recepción se ampiifican, se convierten en datos en paralelo mediante un circuito de CDRPLL y, a continuación, se descodifican por un descodificador. Ei acopiamiento de CC es ventajoso ya que es sencillo y es posible transferir unas componentes de baja frecuencia que inciuyen componentes de CC, mientras que el acoplamiento de CA es ventajoso ya que el iado de transmisión y ei iado de receptor pueden aislarse en cuanto a la CC uno de otro. Los sistemas de comunicaciones ópticas son ventajosos ya que estos prevén una transferencia de larga distancia y de alta velocidad.

En cualquiera de estos casos, cada uno del lado de unidad de transmisión y el lado de unidad de recepción reaiiza una operación de recuperación a la vez que se consigue de forma individual un sincronismo. Si el grado de sincronismo cae fuera de un determinado intervalo, deja de ser posible recuperar unos datos digitales precisos. Por lo tanto, si se pierde el sincronismo, es necesario volver a ajustar el sincronismo. El documento de patente 1 describe un circuito de recuperación de datos de reloj tal como sigue. Si se pierde el sincronismo, el circuito de recuperación de datos de reloj envía una señal de solicitud para transmitir un reloj de referencia en un modo común al lado de transmisión. Cuando se recibe el reloj de referencia solicitado, el circuito de recuperación de datos de reloj en el lado de receptor conmuta el modo de funcionamiento de un modo de comparación de fase a un modo de comparación de frecuencia y vuelve a ajustar el sincronismo.

En una pantalla de cristal líquido de matriz activa o una pantalla de plasma, se transfieren en serie datos digitales (véase, por ejemplo, el documento de patente 1). La operación de transferencia en serie convencional se describirá a continuación con referencia a la figura 66 y la figura 67.

Los datos de imagen que se usan en una pantalla de cristal líquido de matriz activa incluyen unos datos de color de RGB Rx, Gx y Bx, y unos datos de sincronización que incluyen DE (habilitación de datos), Hsync (datos de sincronización horizontal) y Vsync (datos de sincronización vertical), tal como se muestra en la figura 66. La fuente de los datos de imagen emite unos datos de color durante los periodos activos y datos de sincronización durante los periodos de supresión. Obsérvese que Hsync y Vsync permanecen sin cambios en "alto" durante los periodos activos, es decir, mientras que DE = "Alto".

La figura 67 muestra un esbozo de un método para codificar unos datos de imagen de m bits para dar unos datos de n bits en una técnica de transferencia en serie de datos digitales que se divulga en el documento de patente 2. En este método de codificación convencional, unos datos de imagen de m bits se codifican de forma diferente en un caso en el que no se transmiten datos de sincronización (la figura 67(A)) y en un caso en el que se transmiten datos de sincronización (la figura 67(B)).

Con el método de codificación convencional, en un caso en el que no se transmiten datos de sincronización (la figura 67(A)), unos datos de imagen de m bits de cada píxel se convierten (codifican) en unos datos de imagen en serie de n bits en los que el mismo bit lógico no se repite de forma consecutiva a lo largo de k veces, y los datos obtenidos se transmiten a la vez que se están multiplexando por división en el tiempo. En un caso en el que se transmiten datos

de sincronización (la figura 67(B)), unos datos de imagen de m bits de cada píxel se multiplexan por división en el tiempo y se convierten en unos datos de imagen en serie mediante la adición de un código en serie de (n - m) bits que incluye una cadena de bits de identificación en la que el mismo bit lógico se repite de forma consecutiva k veces, y los datos obtenidos se transmiten a la vez que se están multiplexando por división en el tiempo. En el presente documento, m, n y k satisfacen la relación m < n y k < (n - m). De esta forma, pueden transmitirse / recibirse datos de sincronización y datos de imagen en paralelo de entrada a través de un único canal sin interrumpir la operación de transmisión / recepción.

[Documento de patente 1] Patente de los Estados Unidos con N° 6.069.927

[Documento de patente 2] Publicación de patente abierta a inspección pública de Japón con N° H9-168147

No obstante, con el método del documento de patente 1, el lado de unidad de recepción requiere una unidad de accionamiento de modo común y el lado de transmisión requiere un circuito de detección de tensión de modo común, dando como resultado de este modo problemas tales como que la calidad del canal sea bajada por la capacidad parásita, el ruido, etc., que tienen lugar debido a estos circuitos adicionales. Si este método se aplica a las comunicaciones ópticas, debido a que este requiere unas comunicaciones de dúplex completo, es necesario usar dos fibras ópticas o transferir datos en una transferencia de WDM (wave/engf/? d/v/s/on mu/dp/ex/ng, multiplexación por división en la longitud de onda), aumentando de este modo el coste en uno u otro caso.

Además, con sistemas convencionales tal como se ha descrito en lo que antecede, es necesario realizar una operación de toma de contacto usando una señal de entrenamiento y una señal de acuse de recibo entre la unidad de transmisión y la unidad de recepción. Además, con los sistemas convencionales, las frecuencias de reloj que pueden recuperarse por la CDR en el lado de unidad de recepción están limitadas en general dentro de un intervalo de frecuencia estrecho previamente determinado. Esto es debido a que el circuito de extracción de reloj de la unidad de recepción usa una señal de reloj que se recibe a partir de un oscilador de cuarzo interno o un oscilador externo como un reloj de referencia, y el circuito de extracción de reloj solo puede extraer el reloj en un intervalo de frecuencia cerca del reloj de referencia. Por lo tanto, si la tasa de transferencia para los datos en serie a partir del lado de unidad de transmisión cambia, el lado de receptor no puede extraer el reloj, no pudiendo de este modo recuperar los datos.

Con el método de codificación que se descñbe en el documento de patente 2, no es posible reducir lo bastante la aparición de errores en la recuperación (extracción) del reloj cuando se convierten datos en señe en datos en paralelo, tal como se descñbirá en lo sucesivo.

Si hay una pluralidad de fiancos de subida dentro de un símbolo de datos en señe, el reloj puede no recuperarse al estado original cuando se deseñalizan datos en el lado de unidad de recepción. En el presente documento, la expresión "un símbolo " se refiere a un bloque de datos en señe que está delimitado por fiancos de subida o fiancos de bajada que tienen el mismo periodo que el... [Seguir leyendo]

1. Un método de transferencia de datos digitaies para transferir de forma aitema y periódica una primera información y una segunda información respectivamente en un primer periodo y en un segundo periodo, en ei que:

una cantidad de información de ia primera información por unidad de tiempo en ei primer periodo es más grande que una cantidad de información de ia segunda información por unidad de tiempo en ei segundo periodo; y la primera información en el primer periodo se transfiere como unos datos en serie cuyo un símboio es n veces una anchura de impuiso mínima, y ia segunda información en el segundo periodo se transfiere como datos en serie modulados por anchura de impuiso en un símbolo que empieza y termina con unos impuisos que tienen o bien un nivel alto o bien uno bajo, teniendo el símboio soio una transición entre dicho nivel bajo o alto entre dichos impulsos de inicio y de fin, una posición de dicha transición en dicho símboio dependiendo de unos valores de bits de la segunda información.

2. Un método de transferencia de acuerdo con la reivindicación 1, en ei que ios datos en serie modulados por anchura de impulso son de tal modo que un valor de un bit superior es siempre iguai a o más grande que un valor de un bit inferior y hay solo un flanco de subida dentro de un símboio.

3. Un método de transferencia de acuerdo con la reivindicación 1, en ei que ios datos en serie se codifican de tal modo que los datos se equilibran en CC.

4. Un sistema de transferencia para transferir de forma alterna y periódica una primera información y una segunda información respectivamente en un primer periodo y en un segundo periodo, que comprende:

un segundo codificador (2504b) para codificar la segunda información de tai modo que un símbolo de datos en serie que se obtienen mediante la señalización de forma sucesiva de ia segunda información será una señal modulada por anchura de impulso cuyo periodo es n veces una anchura de impuiso mínima de unos datos en serie que se obtienen mediante la señalización de la pñmera información, empezando y terminando dicho símbolo con unos impulsos que tienen o bien un nivei alto o bien uno bajo, teniendo el símbolo solo una transición entre dicho nivel bajo o alto entre dichos impulsos de inicio y de fin, una posición de dicha transición en dicho símbolo dependiendo de unos valores de bits de la segunda información;

un primer codificador (2504a) para codificar la primera información de tal modo que un símbolo de datos en señe que se obtienen mediante la señalización de forma sucesiva de la primera información tendrá una diferencia con respecto a la señal modulada por anchura de impulso;

un circuito de señalización (2502) para convertir la pñmera información codificada en el un símbolo de datos en serie, convertir la segunda información codificada en unos datos en serie que son el un símbolo de la señal modulada por anchura de impulso, y señalizar de forma aitema y peñódica unos datos en señe de un símbolo de la primera información y unos datos en señe de un símbolo de la segunda información; un canal para transferir los datos señalizados;

un circuito de extracción de reloj (2523) para extraer, a partir de los datos en serie de la pñmera información o los datos en serie de la segunda información que se transfieren a través del canal, un reloj de referencia en estos datos en señe;

un circuito de identificación de información (2524c) para distinguir los datos en serie de la pñmera información y los datos en señe de la segunda información unos con respecto a otros sobre la base de la diferencia entre los datos en señe de la pñmera información y los datos en señe de la segunda información;

un pñmer descodificador (2524a) para descodificar los datos en señe separados de la primera información en la pñmera información de una forma que se corresponde con la del pñmer codificador; y

un segundo descodificador (2524b) para descodificar los datos en señe separados de la segunda información en la segunda información de una forma que se corresponde con la del segundo codificador,

en el que una cantidad de información de la pñmera información por unidad de tiempo que se transfiere en el pñmer periodo es más grande que una cantidad de información de la segunda información por unidad de tiempo que se transfiere en el segundo periodo.

5. El sistema de transferencia de la reivindicación 4, en el que:

el circuito de extracción de reloj (2523) comprende:

un lazo de comparación de fase que incluye un circuito de control de tensión, un circuito de comparación de fase (10) para comparar una fase de los datos en señe y la de una salida de un circuito de oscilación controlado por tensión (30), y un filtro de lazo (20) para producir una tensión de control del circuito de control de tensión;

un circuito de muestreo (40) para muestrear los datos en señe con un reloj de múltiples fases que se produce por el circuito de oscilación controlado por tensión (30);

un circuito de control de frecuencia (50) para comparar una frecuencia del un símbolo de datos en señe con una frecuencia de oscilación del circuito de oscilación controlado por tensión (30) para hacer que coincida la frecuencia de oscilación del circuito de oscilación controlado por tensión con la frecuencia del un símbolo de

datos en serie, ¡nciuyendo ei circuito de contro) de frecuencia (50) un circuito de determinación de recuento de fiancos (51) para determinar que e) número de flancos de subida en una seña! en serie dentro de un peñodo de! un símbolo que se produce por e! circuito de oscitación controtado por tensión (30) es cero, uno o un número diferente, y un tempoñzador (53) para emitir una seña! de temporizador en un intervato de tiempo previamente determinado, restabteciéndose e! temporizador (53) cuando e! número de ftancos de subida es cero o cuando e! circuito de contro! de frecuencia (50) está deshabitado, en e! que e! circuito de contro! de frecuencia (50) disminuye !a frecuencia de oscitación de! circuito de oscitación controtado por tensión (30) si e! número de ftancos de subida es cero y aumenta !a frecuencia de! circuito de oscitación controtado por tensión (30) si ta seña! de tempoñzador se emite a partir det temporizador (53);

una bomba de carga (60) para recibir una satida det circuito de controt de frecuencia (50) y emitir un imputso de comente at fittro de tazo (20);

un circuito de conmutación de modo para habititar et circuito de controt de frecuencia (50) a ta vez que se deshabita et circuito de comparación de fase (10) cuando se recibe una seña! de soticitud de modo de comparación de frecuencia a partir det circuito de comparación de fase (10), y para, cuando se detecta que una situación en ta que et número de ftancos de subida o ftancos de bajada es uno en un símboto de tos datos en señe ha tenido tugar un número previamente determinado de veces consecutivas o más, determinar que ta frecuencia de satida det circuito de oscitación controtado por tensión (30) se encuentra en un intervato de captura det tazo de comparación de fase, deshabitando de ese modo et circuito de controt de frecuencia a ta vez que se habita et circuito de comparación de fase (10).

6. Un circuito de transmisión (2501) para transfeñr de forma atterna y periódica una primera información y una

segunda información respectivamente en un pñmer peñodo y en un segundo peñodo, que comprende:

un segundo codificador (2504b) para codificar ta segunda información de tat modo que un símboto de datos en serie que se obtienen mediante ta señatización de forma sucesiva de ta segunda información será una seña! modutada por anchura de imputso cuyo peñodo es n veces una anchura de imputso mínima de unos datos en serie que se obtienen mediante ta señatización de ta primera información, empezando y terminando dicho símboto con unos imputsos que tienen o bien un nivet atto o bien uno bajo, teniendo et símboto soto una transición entre dicho nivet bajo o atto entre dichos imputsos de inicio y de fin, una posición de dicha transición en dicho símboto dependiendo de unos vatores de bits de ta segunda información;

un primer codificador (2504a) para codificar ta pñmera información de tat modo que un símboto de datos en señe que se obtienen mediante ta señatización de forma sucesiva de ta pñmera información tendrá una diferencia con respecto a la señal modulada por anchura de imputso; y

un circuito de señalización (2502) para convertir ta primera información codificada en et un símboto de datos en señe y convertir la segunda información codificada en unos datos en señe que son et un símboto de ta seña) modulada por anchura de impulso,

en el que una cantidad de información de la pñmera información por unidad de tiempo que se transfiere en et pñmer periodo es más grande que una cantidad de información de ta segunda información por unidad de tiempo que se transfiere en el segundo periodo.

7. Un circuito de transmisión (2501) de acuerdo con la reivindicación 6, en et que:

el pñmer codificador (2504a) está adaptado para realizar la operación de codificación de tat modo que hay dos o más flancos de subida dentro del un símbolo de datos en señe; y

el segundo codificador (2504b) está adaptado para realizar la operación de codificación de tat modo que hay soto un flanco de subida dentro del un símbolo de datos en señe en una posición especificada con respecto a un comienzo del un símbolo.

8. Un circuito de transmisión (2501) de acuerdo con la reivindicación 7, en el que un flanco de bajada se sustituye

con el flanco de subida.

9. Un circuito de transmisión (2501) de acuerdo con la reivindicación 6, comprendiendo el pñmer codificador (2504a):

un circuito lógico combinado (2504a-1) que tiene una pluralidad de modos de codificación; y

un circuito de determinación (2504a-2) para evaluar por lo menos la pñmera información de entrada recibida y

emitir una señal de determinación sobre la base de la evaluación,

en el que el circuito lógico combinado (2504a-1) está adaptado para realizar una operación de codificación con uno de los modos de codificación que se seleccionan de acuerdo con la señal de determinación, y para añadir un bit de codificación para identificar el modo de codificación seleccionado a la salida.

10. Un circuito de transmisión de acuerdo (2501) con la reivindicación 9, en el que:

los modos de codificación incluyen un pñmer modo de codificación y un segundo modo de codificación; el pñmer modo de codificación es de tal modo que la entrada y la salida son ¡guales entre sí; y el segundo modo de codificación n es de tal modo que la salida se obtiene mediante la inversión de una de cada dos porciones de 2 bits de la entrada.

11. Un circuito de transmisión (2501) de acuerdo con ia reivindicación 10, en ei que ei circuito de determinación (2504a-2) está adaptado para emitir una señai de determinación ai circuito iógico combinado (2504a-1) de tai modo que ei segundo modo de codificación se seiecciona si ei número de fiancos de subida será cero cuando ia primera información se somete a una conversión en serie simpie.

12. Un circuito de transmisión (2501) de acuerdo con ia reivindicación 11, en ei que ei fianco de subida se sustituye con un fianco de bajada.

13. Un circuito de transmisión (2501) de acuerdo con ia reivindicación 10, en ei que si ei número de fiancos de subida será uno cuando ia primera información se somete a una conversión en serie simpie y un bit de inicio y un bit de detención que tienen diferentes vaiores de bit se añaden respectivamente en un comienzo y en un fin de un resultado de conversión, ei circuito de determinación emite ia señal de determinación para controlar el circuito lógico combinado para realizar una operación de codificación con ei segundo modo de codificación.

14. Un circuito de transmisión de acuerdo con la reivindicación 13, en el que el fianco de subida se sustituye con un flanco de bajada.

15. Un circuito de transmisión de acuerdo con la reivindicación 9, en el que el circuito de determinación (2504a-2) está adaptado para emitir una señal de determinación ai circuito lógico combinado de tal modo que se selecciona uno de la pluralidad de modos de codificación con ei cuai ei número de apañciones consecutivas del mismo valor de bit en el un símbolo de datos en serie codificados se minimiza.

16. Un circuito de transmisión (2501) de acuerdo con la reivindicación 9, en ei que ei circuito de determinación (2504a-2) está adaptado para emitir una señal de determinación ai circuito iógico combinado (2504a-1) de tai modo que se selecciona uno de la pluralidad de modos de codificación para ei cuai ei número de apañciones consecutivas del mismo valor de bit en el un símbolo de datos en serie codificados es más pequeño que 1 / 2 dei número de bits del un símbolo de datos en serie más uno.

17. Un circuito de transmisión (2501) de acuerdo con la reivindicación 9, en ei que ei circuito de determinación (2504a-2) está adaptado para emitir una señal de determinación al circuito iógico combinado (2504a-1) de tai modo que se selecciona uno de la pluralidad de modos de codificación para el cuai una diferencia entre un número totai de apariciones de un valor de datos en unos datos codificados y un número total de apañciones de un valor de datos opuesto en los datos codificados se minimiza.

18. Un circuito de transmisión (2501) de acuerdo con la reivindicación 9, en el que el circuito de determinación (2504a-2) está adaptado para evaluar por lo menos una de una frecuencia de reloj de datos digitales en señe de transmisión de una información principal, una cantidad de EMI, una relación de SN o una tasa de error del un símbolo de datos digitales en serie y la señal modulada por anchura de impulso, y para emitir una señal de determinación de acuerdo con la evaluación.

19. Un circuito de recepción (2521) para recibir una señal transferida en señe, que comprende:

un circuito de extracción de reloj (2523) para extraer, a partir de unos datos en señe de la pñmera información o unos datos en señe de la segunda información, un reloj de referencia en estos datos en serie; un circuito de identificación de información (2524c) para distinguir los datos en serie de la pñmera información y los datos en señe de la segunda información unos con respecto a otros sobre la base de la diferencia entre los datos en señe de la pñmera información y los datos en señe de la segunda información;

un primer descodificador (2524a) para descodificar los datos en señe identificados de la pñmera información en la primera información de una forma que se corresponde con la del primer codificador; y

un segundo descodificador (2524b) para descodificar los datos en señe separados de la segunda información en la segunda información de una forma que se corresponde con la del segundo codificador,

en el que el circuito de recepción (2521) recibe una señal que se obtiene mediante la transferencia en serie, de una forma alterna y periódica, de los datos en señe de la segunda información y los datos en serie de la primera información, en el que los datos en señe de la segunda información se obtienen mediante una operación de señalización de tal modo que un símbolo de los mismos es una señal modulada por anchura de impulso cuyo periodo es n veces una anchura de impulso mínima de un símbolo de los datos en serie de la primera información, empezando y terminando dicho símbolo con la segunda información con unos impulsos que tienen o bien un nivel alto o bien uno bajo y que tienen solo una transición entre dicho nivel bajo o alto entre dichos impulsos de inicio y de fin, una posición de dicha transición en dicho símbolo dependiendo de unos valores de bits de la segunda información, y los datos en señe de la pñmera información se obtienen mediante una operación de señalización de tal modo que un símbolo de los mismos tiene una diferencia con respecto a la señal modulada por anchura de impulso,

en el que una cantidad de información de la pñmera información por unidad de tiempo que se recibe en el primer periodo es más grande que una cantidad de información de la segunda información por unidad de tiempo que se transfiere en el segundo periodo.

20. Un circuito de recepción (2521) de acuerdo con la reivindicación 19, en el que los datos en serie de la primera información incluyen un bit de codificación para identificar un modo de codificación, y el primer descodificador (2524a) realiza una operación de descodificación de acuerdo con el bit de codificación.

21. Un circuito de recepción (2521) de acuerdo con la reivindicación 19, en el que el circuito de identificación de información (2524c) está adaptado para distinguir los datos en serie de la primera información y los datos en serie de la segunda información unos con respecto a otros sobre la base del número de flancos de subida dentro de un símbolo de los datos en serie.

22. Un circuito de recepción (2521) de acuerdo con la reivindicación 21, en el que el flanco de subida se sustituye con un flanco de bajada.

23. Un circuito de recepción (2521) de acuerdo con la reivindicación 19, en el que el circuito de extracción de reloj (2523) comprende:

un lazo de comparación de fase que incluye un circuito de control de tensión, un circuito de comparación de fase (10) para comparar una fase de datos en serie y la de una salida de un circuito de oscilación controlado por tensión (30), y un filtro de lazo (20) para producir una tensión de control del circuito de control de tensión; un circuito de muestreo (40) para muestrear los datos en serie con un reloj de múltiples fases que se produce por el circuito de oscilación controlado por tensión (30);

un circuito de control de frecuencia (50) para comparar una frecuencia de los datos en serie con una frecuencia de oscilación del circuito de oscilación controlado por tensión (30) para hacer que coincida la frecuencia de oscilación del circuito de oscilación controlado por tensión (30) con la frecuencia de los datos en serie, incluyendo el circuito de control de frecuencia (50) un circuito de determinación de recuento de flancos (51) para determinar que el número de flancos de subida en unos datos en serie dentro de un periodo del un símbolo que se produce por el circuito de oscilación controlado por tensión (30) es cero, uno o un número diferente, y un temporizador (53) para emitir una señal de temporizador en un intervalo de tiempo previamente determinado, restableciéndose el temporizador (53) cuando el número de flancos de subida es cero o cuando el circuito de control de frecuencia (50) está deshabilitado, en el que el circuito de control de frecuencia (50) está adaptado para disminuir la frecuencia de oscilación del circuito de oscilación controlado por tensión (30) si el número de flancos de subida es cero y para aumentar la frecuencia del circuito de oscilación controlado por tensión (30) si la señal de temporizador se emite a partir del temporizador;

una bomba de carga (60) para recibir una señal de salida del circuito de control de frecuencia (50) y emitir un impulso de corriente al filtro de lazo (20); y

un circuito de conmutación de modo para habilitar el circuito de control de frecuencia (50) a la vez que se deshabilita el circuito de comparación de fase (10) cuando se recibe una señal de solicitud de modo de comparación de frecuencia a partir del circuito de comparación de fase (10), y para, cuando se detecta que una situación en la que el número de flancos de subida es uno ha tenido lugar un número previamente determinado de veces consecutivas o más, determinar que la frecuencia de salida del circuito de oscilación controlado por tensión (30) se encuentra en un intervalo de captura del lazo de comparación de fase, deshabilitando de ese modo el circuito de control de frecuencia a la vez que se habilita el circuito de comparación de fase (10).

24. Un circuito de recepción de acuerdo con la reivindicación 23, en el que el circuito de determinación de recuento de flancos está adaptado para determinar que el número de flancos es cero sobre la base de un producto lógico entre una salida que indica que un resultado de contar el número de flancos de subida en la señal muestreada es cero y una salida que indica que no hay flanco de subida alguno sobre la base de un resultado de determinación directa a partir de los datos en serie.

25. Un circuito de recepción de acuerdo con la reivindicación 23, en el que el circuito de control de frecuencia está adaptado para poner una prioridad más alta en la disminución de la frecuencia de oscilación del circuito de oscilación controlado por tensión que en el aumento de la frecuencia de oscilación del circuito de oscilación controlado por tensión.

26. Un circuito de recepción de acuerdo con la reivindicación 23, en el que la bomba de carga es de tal modo que una cantidad total de carga que va a cargarse cuando una señal de subida se recibe a partir del circuito de control de frecuencia es más grande que una cantidad total de carga que va a descargarse cuando una señal de bajada se recibe a partir del circuito de control de frecuencia.

27. Un circuito de recepción (2521) de acuerdo con la reivindicación 19, en el que, en el circuito de extracción de reloj (2523) para extraer un reloj a partir de una señal transferida en serie, la señal transferida en serie es una señal que se obtiene mediante la transferencia en serie, de una forma alterna y periódica, de un símbolo de datos digitales en señe que se obtienen mediante la codificación de una primera información y una señal modulada por anchura de impulso, en el que la señal modulada por anchura de impulso se obtiene mediante la codificación de una segunda información de tal modo que los datos codificados tienen una diferencia con respecto al un símbolo de datos digitales en señe y mediante la realización de una modulación por anchura de impulso con un periodo que es n veces una anchura de impulso de datos digitales formando el un símbolo de datos digitales en señe de tal modo que

hay solo un flanco de subida o flanco de bajada dentro del un símbolo, con el flanco de subida o el flanco de bajada estando ubicado en una posición especificada con respecto a un borde de trama del un símbolo, y el circuito de extracción de reloj (2523) comprende:

un oscilador controlado por tensión (30);

un comparador de fase (10) para emitir una señal de diferencia de fase de acuerdo con una diferencia de fase entre una cadena de datos de entrada y una señal de salida a partir del oscilador controlado por tensión (30); un comparador de frecuencia para emitir una señal de diferencia de frecuencia de acuerdo con una diferencia de frecuencia entre la cadena de datos de entrada y una señal de salida a partir del oscilador controlado por tensión (30); y

un circuito de conmutación de modo para seleccionar la señal de diferencia de fase o la señal de diferencia de frecuencia, comprendiendo el comparador de diferencia de frecuencia:

un circuito de determinación de recuento de flancos (51) para determinar que el número de flancos de datos de entrada es cero o uno en un periodo de símbolo de la señal de salida a partir del oscilador controlado por tensión (30) y emitir una señal de determinación de recuento de flancos de acuerdo con el resultado de determinación;

un tempoñzador (53) para emitir una señal de temporizador en un intervalo de tiempo previamente determinado, restableciéndose el temporizador cuando el número de flancos es cero y se selecciona la señal de diferencia de fase; y

un circuito de control de frecuencia para controlar una frecuencia de oscilación del oscilador controlado por tensión (30) sobre la base de la señal de determinación de recuento de flancos y la señal de tempoñzador, en el que:

el intervalo de tiempo previamente determinado del temporizador es más largo que un intervalo de tiempo en el que se transfiere la información subordinada;

el circuito de control de frecuencia está adaptado para disminuir la frecuencia de oscilación del oscilador controlado por tensión (30) si el número de flancos es cero, y aumenta la frecuencia de oscilación del oscilador controlado por tensión (30) si se emite la señal de temporizador;

el circuito de conmutación de modo está adaptado para seleccionar la señal de diferencia de fase si un

resultado de determinación de que el número de flancos es uno se obtiene un número previamente

determinado de veces consecutivas; y

la frecuencia de oscilación del oscilador controlado por tensión (30) se controla sobre la base de la señal de diferencia de fase o la señal de diferencia de frecuencia que se selecciona por el circuito de conmutación de modo.

28. El circuito de recepción de acuerdo con la reivindicación 27, que comprende un circuito de ajuste

fino / comparación de frecuencia, en el que el circuito de ajuste fino / comparación de frecuencia está adaptado para calcular una cantidad de desplazamiento de frecuencia entre una frecuencia de una señal de oscilación del oscilador y una frecuencia sobre la base de un periodo del flanco de subida dentro de la una trama, de acuerdo con una

cantidad de cambio, de un símbolo a otro, de una posición del flanco de subida dentro de un símbolo, y emitir una

señal de control de acuerdo con la cantidad de desplazamiento de frecuencia al oscilador controlado por tensión.

29. El circuito de recepción de acuerdo con la reivindicación 28, en el que el circuito de ajuste fino / comparación de frecuencia incluye un circuito de estimación para estimar un bit de ¡nido y un bit de detención en el un símbolo, y está adaptado para obtener una cantidad de desplazamiento de frecuencia entre la frecuencia de la señal de oscilación del oscilador controlado por tensión y la frecuencia sobre la base del peñodo del flanco de subida dentro de un símbolo, de acuerdo con una cantidad de cambio de un símbolo a otro en el bit de ¡n¡c¡o y el bit de detención, y emitir una señal de control de acuerdo con la cantidad de desplazamiento de frecuencia al oscilador controlado por tensión.

30. El circuito de recepción de acuerdo con la reivindicación 27, en el que:

el circuito de extracción de reloj incluye un circuito de muestreo para muestrear unos datos de entrada y emitir unos datos muestreados;

el circuito de determinación de recuento de flancos incluye un circuito de detección de flanco para detectar la presencia / ausencia de un flanco en la cadena de datos de entrada y emitir una señal de información de presencia / ausencia de flanco; y

el circuito de determinación de recuento de flancos está adaptado para determinar el número de flancos sobre la base de los datos muestreados y la señal de información de presencia / ausencia de flanco.