(11/03/2020) Un procedimiento de codificación para códigos de comprobación de paridad de baja densidad estructurados, LDPC, que comprende: determinar una matriz base MbxNb usada para codificar, donde la matriz base comprende un bloque A de Mbx(Nb-Mb) correspondiente a bits sistemáticos y un bloque B de MbxMb correspondiente a bits de comprobación, la matriz base tiene K0 pares adyacentes superiores e inferiores, los K0 pares adyacentes superiores e inferiores tienen K1 pares adyacentes superiores e inferiores de un primer tipo y K2 pares adyacentes arriba y abajo de un segundo tipo, donde K0 = K1 + K2, los pares adyacentes superiores e inferiores son un conjunto constituido por dos elementos {hbij, hb((i+1) mod Mb)j} en la matriz base correspondiente a matrices cuadradas…

(11/03/2020) Método de adaptación de velocidad de producción de un conjunto de bits codificados a partir de un conjunto de bits de información para la transmisión entre un primer nodo y un segundo nodo en un sistema de comunicaciones inalámbricas, comprendiendo el método: generar un vector de palabra de código codificando el conjunto de bits de información con un código de verificación de paridad de baja densidad cuasicíclico, QC-LDPC, en el que el vector de palabra de código se compone de bits sistemáticos y bits de paridad; y realizar adaptación de velocidad basada en memoria intermedia circular en el vector de palabra de código generado para producir los bits codificados para la transmisión, en el que generar un vector de palabra de código codificando el conjunto de bits de información con un QC-LDPC comprende: …

(07/08/2019) Un método de generación de señal OFDM, Multiplexación por División de Frecuencia Ortogonal, que comprende: un paso de codificación de codificación de bits de información en una palabra de código según un código de comprobación de paridad de baja densidad con una tasa de código 7/15 y una longitud de código de 16200, el código de comprobación de paridad de baja densidad mostrado en la Tabla 1-1:**Tabla** un paso de intercalado de bits de realización de intercalado de paridad e intercalado de columna-fila sobre bits de la palabra de código obtenida en el paso de codificación, el intercalado de columna-fila…

(07/08/2019) Una BICM, codificación y modulación intercalada en bits, procedimiento de codificación que comprende: una primera etapa de codificación de codificar los primeros bits de información en una primera palabra de código de acuerdo con un código BCH, Bose-Chaudhuri- Hocquenghem; una segunda etapa de codificación de codificar segundos bits de información, que están constituidos por la primera palabra de código obtenida en la primera etapa de codificación, en una segunda palabra de código de acuerdo con un código de verificación de paridad de baja densidad con velocidad de código 7/15 y una longitud de palabra de código de 16200, el código de verificación de paridad de…

(03/07/2019) Un procedimiento de intercalación de bits para intercalar bits de una palabra de código generada en base a un esquema de codificación de comprobación de paridad de baja densidad cuasi-cíclico, que incluye un esquema de codificación de comprobación de paridad de baja densidad cuasi-cíclico de repetir-acumular, comprendiendo el procedimiento de intercalación de bits: una etapa de permutación de bloque cíclico de aplicación de un procedimiento de permutación de bloque cíclico a la palabra de código compuesta de N bloques cíclicos que consiste cada uno en Q bits, para reordenar los bloques cíclicos de acuerdo con una regla de permutación de bloque cíclico que define una reordenación…

(05/06/2019) Un transmisor inalámbrico que comprende un sistema de circuitos de procesamiento que funciona para: codificar bits de información usando una matriz de comprobación de paridad, PCM, de una comprobación de paridad de baja densidad, LDPC, código, la PCM que se divide en submatrices cuadradas de tamaño Z x Z y que se describe mediante una matriz de base y un vector de cambio, usando un tamaño de cambio Z = 3*2j, donde j es uno de 0, 1, 2, 3, 4, 5, 6 y 7; y transmitir los bits de información codificados a un receptor inalámbrico , en donde la matriz de base tiene una entrada para cada submatriz Z x Z, donde la entrada 0 corresponde a la submatriz que es una matriz nula,…

(22/05/2019) Procedimiento para transmitir una señal satelital que comprende una secuencia de datos MPEG-TS de tipo único que consiste en una secuencia de paquetes de datos, comprendiendo dicho procedimiento las etapas de: • subdividir dichos paquetes de datos de dicha secuencia de datos, a través de medios divisores, en una primera (3c) y al menos una segunda (3d) pseudo-secuencia (3c, 3d) de datos; • modular dicha primera pseudo-secuencia (3c) de datos y dicha al menos una segunda pseudo-secuencias (3d) de datos a través de un primer modulador y al menos un segundo modulador , respectivamente; • activar en dichos moduladores …

(30/04/2019) Un procedimiento de desmodulación de datos, dicho procedimiento que comprende: proporcionar una primera señal de entrada que comprende una palabra de datos transmitidos; procesar dicha primera señal de entrada con un desmodulador de clave de cambio de fase diferencial para obtener a partir de dicha primera señal de entrada un primer conjunto de primeros valores de información de decisión fácil correspondientes a posiciones de índice de bits en dicha palabra de datos transmitidos; proporcionar una segunda señal de entrada; procesar dicha segunda señal de entrada con un desmodulador de clave de cambio de fase diferencial para obtener a partir de dicha segunda señal de…

(06/03/2019) Un procedimiento de entrelazado de bits para entrelazar bits de una palabra de código generada basándose en un esquema de codificación de verificación de paridad de baja densidad cuasi cíclica, que incluye un esquema de codificación de verificación de paridad de baja densidad cuasi cíclica de repetición-acumulación, comprendiendo el procedimiento de entrelazado de bits: una etapa de permutación de bits para aplicar un procedimiento de permutación de bits a la palabra de código formada por N bloques cíclicos, cada uno de los cuales consiste en Q bits, para reordenar los bits de la palabra de código de acuerdo con una regla…

(28/02/2019) Un método de entrelazado de bits para entrelazar bits de una palabra de código generada en base a un esquema de codificación con comprobación de paridad de baja densidad cuasicíclica, que incluye un esquema de codificación con comprobación de paridad de baja densidad cuasicíclica de repetir-acumular, comprendiendo el método de entrelazado de bits: un paso de permutación de bloque cíclico consistente en aplicar un proceso de permutación de bloque cíclico a la palabra de código constituida por N bloques cíclicos, cada uno de los cuales consta de Q bits, para reordenar los bloques cíclicos de acuerdo con una regla de permutación de bloque cíclico que define una reordenación de los bloques cíclicos; un paso de permutación de bit consistente en aplicar un proceso…

(26/02/2019) Un procedimiento de entrelazado de bits para entrelazar bits de una palabra de código generada basándose en un esquema de codificación de comprobación de paridad de baja densidad casi cíclica, incluyendo un esquema de codificación de comprobación de paridad de baja densidad cuasi-cíclico de repetición-acumulación, comprendiendo el procedimiento de entrelazado de bits: una etapa de permutación de bits para aplicar un procedimiento de permutación de bits a la palabra de código formada por N bloques cíclicos, cada uno de los cuales consistiendo en Q bits, para reordenar los bits de la palabra de código de acuerdo con una…

(25/01/2019) Aparato de procesamiento de datos que comprende: una unidad de codificación configurada para codificar bits de información a un código comprobación de paridad de baja densidad, LDPC (Low Density Parity Check), que tiene una longitud de código de 64.800 bits y una tasa de codificación de 18/30 en base a una matriz de comprobación de paridad del código LDPC, en el que el código LDPC incluye bits de información y bits de paridad, la matriz de comprobación de paridad incluye una parte de matriz de información de dimensión MxK correspondiente a los bits de información y una parte de matriz de paridad de dimensión MxM correspondiente a los bits de paridad, y en el que K = 38.880…

(03/10/2018) Un método de codificación de datos de ráfagas, en el que el método comprende: seleccionar un tipo de codificación de corrección de errores hacia adelante, FEC, de acuerdo con una longitud de datos a codificarse en los datos de ráfagas y una correspondencia entre una longitud de datos y un tipo de codificación de FEC, en el que hay al menos dos intervalos de longitud de datos diferentes que se corresponden respectivamente a dos tipos de codificación de FEC primero y segundo diferentes; caracterizado por que el método comprende adicionalmente: realizar codificación de FEC de una palabra de código en los datos a codificarse de acuerdo con uno primero seleccionado de los tipos de codificación de FEC; cuando los datos a codificarse no se codifican completamente, determinar…

(24/09/2018) Un método para implementar una compensación de ecualización Turbo en un sistema ecualizador Turbo que comprende múltiples ecualizadores Turbo , comprendiendo cada ecualizador Turbo una unidad BCJR paralela solapada, OP-BCJR, para realizar un procesamiento de operación paralela de acuerdo con segmentos solapados y una unidad de decodificación de código convolucional de comprobación de paridad de baja densidad, LDPC, para decodificación iterativa, comprendiendo el método los pasos siguientes realizados por cada uno de los múltiples ecualizadores Turbo : dividir, por parte de la unidad OP-BCJR , un primer bloque de datos en n segmentos de datos, en donde D bits en dos segmentos de datos adyacentes en los n segmentos de datos se solapan, n es un entero positivo mayor o igual que 2, y D es un entero positivo mayor o…

(25/10/2017) Un aparato de codificación para llevar a cabo una codificación mediante un código de Comprobación de Paridad de Baja Densidad, LDPC, que comprende: medios de codificación adaptados para llevar a cabo una codificación LDPC de bits de información en palabras de código LDPC que tienen una longitud de código de N ≥ 64.800 bits, una longitud de paridad de M ≥ 21.600 bits y una tasa de codificación de r ≥ 2/3; en donde la codificación LDPC se lleva a cabo según una matriz de comprobación de paridad MxN del código LDPC, y dicha matriz de comprobación de paridad MxN incluye una matriz de paridad de dimensión MxM y una matriz de información de dimensión MxK, con K ≥ 43.200, en la que la matriz de paridad…

(28/06/2017) Un aparato de procesamiento de datos , que comprende una sección de sustitución para asignar mb bits de código, donde m ≥ 8 y un número entero positivo predeterminado b ≥ 2, a b símbolos de m bits de símbolo, en donde los mb bits se han obtenido codificando bits de información en una palabra de código de Control de Paridad de Baja Densidad , LDPC, con una longitud de código N de 64.800 y una tasa de codificación de 2/3, los bits de código de la palabra de código LDPC que están escritos en una dirección de columna de una unidad de almacenamiento para almacenar mb bits en una dirección de fila y N/ mb bits en la dirección de columna, donde los mb…

(31/05/2017) Un aparto de procesamiento de datos configurado para procesar un código de comprobación de paridad de baja densidad, LDPC, como se ha prescrito en el estándar DVB-S.2 ETSI EN 302 307 V1.1.2, dicho aparato de procesamiento de datos que comprende: un almacén configurado para almacenar bits de código del código LDPC en una dirección de fila y una dirección de columna, una unidad de reordenación configurada para reordenar los bits de código del código LDPC, el código LDPC que se genera según una matriz de comprobación de paridad que comprende una matriz de información y una matriz de paridad, la matriz de información que corresponde a bits de información del…

(31/05/2017) Un aparato receptor que comprende: un dispositivo de desintercalado configurado para recibir una señal (Sa) de datos codificados LDPC en conjuntos de N elementos de datos, donde N puede variar de trama a trama, representando dicho LDPC el Control de Paridad de Baja Densidad y estando además el dispositivo de desintercalado configurado para llevar a cabo un proceso de desintercalado sobre la señal de datos (Sa) que ha sufrido un proceso de intercalado, mediante el uso de una memoria que tiene un número de columnas "a" igual a un número máximo de elementos de datos en cada conjunto; y un dispositivo de control configurado…

(17/05/2017) Un aparto de decodificación para decodificar palabras de código codificadas con Comprobación de Paridad de Baja Densidad, LDPC, que comprende: una unidad de decodificación para decodificar una palabra de código LDPC en base a una matriz de comprobación de paridad, la palabra de código LDPC que tiene una longitud de código de N ≥ 64.800 bits y que se ha codificado según una tasa de codificación de r ≥ 2/3 usando la matriz de comprobación de paridad; en donde la matriz de comprobación de paridad incluye una matriz de información HA M x K y una matriz de paridad HT M x M que es una parte que corresponde a bits de paridad de la palabra de código LDPC, donde K ≥ Nr ≥ N-M ≥ 43.200, y una longitud de paridad de M ≥ 21.600; la matriz de paridad HT que tiene una estructura de escalera, en la que los elementos…

(26/10/2016) Método para controlar un nodo de comprobación de un decodificador para decodificar códigos de LDPC no binarios, recibiendo dicho nodo de comprobación dc listas de entrada Ui de nm elementos (Ui[j]) y entregando dc listas de salida Vi de n'm elementos (Vi[j]), con i∈[1...dc], con dc>2, cada elemento de las listas de entrada o de salida, denominado respectivamente elemento de entrada y de salida, que comprende un valor de fiabilidad (LLR(Ui[j]), LLR(Vi[j])) asociado a un símbolo (GF(Ui[j]), GF(Vi[j])) de un Campo de Galois GF(q) con q>nm y q>n'm, ordenándose sustancialmente los elementos de entrada y elementos de salida de acuerdo con los valores de fiabilidad respectivamente en dicha lista de entrada y lista de salida, estando dicho método caracterizado por que incluye las siguientes etapas: …

(19/10/2016) Un procedimiento de codificación de una palabra de información para generar una palabra clave de comprobación de paridad de baja densidad, LDPC, y de modulación de la palabra clave LDPC para la transmisión por medio de un canal usando un código LDPC en un sistema de comunicación que incluye un extractor de matriz de comprobación de paridad, un aplicador de patrón de acortamiento, un codificador LDPC y un modulador ;**Fórmula** teniendo dicha matriz de comprobación de paridad de código LDPC una longitud de N1 una parte de información con una longitud de información K1 y una parte de paridad con una longitud de paridad de (N1-K1), agrupándose dichas columnas K1 en dicha parte de información en 20 grupos de columnas, donde cada grupo de columnas comprende M1 columnas, donde N1 ≥ 16.200, K1 ≥ 7.200,…

(19/10/2016) Procedimiento de codificación con protección diferenciada aplicada a una trama (T) que comprende un conjunto de bits, efectuándose la codificación al menos a partir de un primer código corrector sistemático de tipo código LDPC, representado por un gráfico bipartito, llamado gráfico de Tanner, que comprende una pluralidad de primeros nodos, llamados nodos variables, comprendiendo dicho gráfico, además, una pluralidad de segundos nodos, llamados nodos de control, conectándose cada nodo variable a al menos un nodo de control por una rama, llamándose al número de ramas conectadas a un nodo variable grado del nodo variable, en el que cada nodo variable se asocia a un bit de una palabra de dicho primer código,…

(12/10/2016) Un procedimiento de descodificación y desmodulación de una palabra clave LDPC de comprobación de paridad de baja densidad acortada usando un código LDPC del que se ha derivado la palabra clave LDPC acortada mediante una etapa de acortamiento de acuerdo con un patrón de acortamiento y se ha modulado usando un esquema de modulación de amplitud de cuadratura de 16 QAM, un aparato que incluye un desmodulador, un controlador, una unidad de determinación/estimación de patrón de acortamiento y un descodificador LDPC, teniendo dicha matriz de comprobación de paridad de código LDPC una longitud de N1, una parte de información con una longitud de información K1, y una parte de paridad con una longitud de paridad de (N1-K1),…

(24/08/2016) Un procedimiento para una decodificación de canal usando un código de comprobación de paridad de baja densidad, LDPC, comprendiendo el procedimiento: demodular una señal transmitida desde un transmisor; determinar posiciones de bits de paridad perforados basándose en información acerca de un orden predeterminado de conjuntos de bits de paridad perforados y un número de conjuntos de bits de paridad perforados; y decodificar datos usando las posiciones de los bits de paridad perforados; en el que el orden predeterminado de los conjuntos de bits de paridad perforados se determina como 6, 4, 13, 9, 18, 8, 15, 20, 5, 17, 2, 22, 24, 7, 12, 1, 16, 23, 14, 0, 21, 10, 19, 11, 3, cuando una longitud de palabra de código, N1, es 16200, una longitud de información,…

(27/07/2016) Un método para recibir una señal de difusión en un receptor, comprendiendo el método: recibir una primera señal de difusión que se transmite a través de al menos una de una primera y segunda antenas de transmisión y recibir una segunda señal de difusión que se transmite a través de al menos una de la primera y segunda antenas de transmisión, incluyendo la primera señal de difusión una primera trama e incluyendo la segunda señal de difusión una segunda trama, incluyendo la primera trama un símbolo de preámbulo, un símbolo de preámbulo adicional y símbolos de datos, e incluyendo la segunda trama un símbolo de preámbulo, un símbolo de preámbulo adicional y símbolos de datos; obtener…

(06/01/2016) Un aparato de procesamiento de datos dispuesto en funcionamiento para recuperar bits de datos desde símbolos de datos recibidos desde un número predeterminado de señales de sub-portadora de un símbolo Multiplexado por División de Frecuencias Ortogonales, OFDM, y formar una corriente de bits de salida, comprendiendo el aparato de procesamiento de datos: un desentrelazador de símbolos que puede funcionar para introducir por lectura en una memoria de entrelazador de símbolos el número predeterminado de símbolos de datos desde las señales de sub-portadora OFDM, y para extraer por lectura de la memoria de entrelazador de símbolos los símbolos de datos adentro…

(10/11/2015) Un método de intercalación de bits para intercalar una palabra de código generada mediante una codificación de comprobación de paridad de baja densidad cuasi cíclica, QC LDPC, que emplea Q × Q matrices circulantes, incluyendo codificación QC LDPC de repetir-acumular, comprendiendo el método de intercalación de bits: una etapa de permutación de bits para aplicar un proceso de permutación de bits a la palabra de código para redisponer bits de palabra de código, estando compuesta la palabra de código de N bloques cíclicos consistiendo cada uno en Q bits de bloques cíclicos; y una etapa de división para dividir la palabra de código, después…

(12/08/2015) Un método de intercalación de bits para intercalar una palabra de código generada mediante una codificación de comprobación de paridad de baja densidad cuasi cíclica, QC LDPC, que emplea Q × Q matrices circulantes, incluyendo codificación QC LDPC de repetir-acumular, comprendiendo el método de intercalación de bits: una etapa de permutación de bits para aplicar un proceso de permutación de bits a la palabra de código para redisponer bits de palabra de código, estando compuesta la palabra de código de N bloques cíclicos consistiendo cada uno en Q bits de bloques cíclicos; y una etapa de división para dividir la palabra de código, después del proceso de permutación de bits, en una pluralidad de palabras de constelación, estando compuesta cada una de las palabras…

(05/08/2015) Un método de entrelazado de bits para el entrelazado de una palabra de código generada por una codificación cuasi cíclica de comprobación de paridad de baja densidad, QC LDPC, que emplee Q×Q matrices circulantes, incluyendo una codificación QC LDPC de acumulación repetitiva, comprendiendo el método de entrelazado de bits: una etapa de permutación del bloque cíclico de aplicación de un proceso de permutación del bloque cíclico a la palabra de código compuesta de N bloques cíclicos consistente cada uno en Q bits del bloque cíclico, de modo que redispongan los N bloques cíclicos de acuerdo con una regla de permutación…