CIP 2015 : G06F 9/38 : Ejecución simultánea de instrucciones, p. ej. segmentación, anticipación.

CIP2015GG06G06FG06F 9/00G06F 9/38[3] › Ejecución simultánea de instrucciones, p. ej. segmentación, anticipación.

Notas[t] desde G01 hasta G12: INSTRUMENTOS

G SECCION G — FISICA.

G06 COMPUTO; CALCULO; CONTEO.

G06F TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores en los que una parte del cálculo se efectúa hidráulica o neumáticamente G06D, ópticamente G06E; sistemas de computadores basados en modelos de cálculo específicos G06N).

G06F 9/00 Disposiciones para el control por programa, p. ej. unidad de control (control por programa para dispositivos periféricos G06F 13/10).

G06F 9/38 · · · Ejecución simultánea de instrucciones, p. ej. segmentación, anticipación.

CIP2015: Invenciones publicadas en esta sección.

Predicados uniformes en sombreadores para unidades de procesamiento de gráficos.

(11/12/2019). Solicitante/s: QUALCOMM INCORPORATED. Inventor/es: WU,JING, ARGADE,PRAMOD VASANT, GRUBER,ANDREW EVAN.

Un procedimiento para procesar datos, comprendiendo el procedimiento: recibir una indicación de que todos los subprocesos de una urdimbre en una unidad de procesamiento de gráficos (GPU) deben ejecutar una misma ramificación en un primer conjunto de instrucciones; almacenar uno o más bits de predicado en una memoria como un único conjunto de bits de predicado, en el que el único conjunto de bits de predicado se aplica a todos los subprocesos en la urdimbre; y ejecutar una parte del primer conjunto de instrucciones de acuerdo con el único conjunto de bits de predicado.

PDF original: ES-2777827_T3.pdf

Aumento de protocolo de coherencia para indicar estado de transacción.

(04/12/2019) Un método implementado por ordenador para implementar un protocolo de coherencia, comprendiendo el método: enviar , por un procesador (112a) solicitante, una solicitud de datos a un procesador remoto, siendo dicha solicitud por una transacción solicitante que se ejecuta en el procesador (112a) solicitante que envía la solicitud; recibir , por el procesador solicitante, una respuesta del procesador remoto, incluyendo la respuesta un estado de transacción de una transacción remota en el procesador remoto, en el que el estado de transacción recibido en la respuesta del procesador remoto incluye: un tipo de interferencia en…

Método y aparato para un acceso a memoria basado en hilos en un procesador multihilo.

(11/09/2019) Método para acceder a una memoria por un procesador multihilo , comprendiendo el método: determinar un identificador de hilo asociado a un hilo de procesador correspondiente del procesador multihilo , correspondiéndose el identificador de hilo con la salida de un contador de hilos en el procesador multihilo, identificando la salida del contador de hilos un hilo particular que está siendo ejecutado; y seleccionar una parte particular de la memoria a la que accederá el hilo de procesador correspondiente, la selección de la parte particular de la memoria comprende utilizar, por una circuitería de selección, por lo menos una parte del identificador de hilo para seleccionar la parte particular de la memoria a la que accederá el hilo de procesador…

Procedimientos y aparatos para predecir la no ejecución de instrucciones de no bifurcación condicional.

(15/05/2019) Un procedimiento para manejar una instrucción de no bifurcación condicional, que comprende: identificar una instrucción de no bifurcación condicional, CNB, como idónea para una predicción; predecir, en respuesta a satisfacer un criterio de evaluación , si la instrucción CNB idónea se ejecutará o no, en el que el criterio de evaluación de predicción corresponde a un estado fuertemente no ejecutado; ejecutar la instrucción CNB idónea como una instrucción de no operación, NOP en respuesta a una predicción de que la instrucción CNB idónea no se ejecutará; de forma alternativa, ejecutar con normalidad la instrucción CNB idónea en respuesta a una predicción de que la instrucción CNB idónea va a ejecutarse; y registrar en una tabla de historial condicional si la instrucción CNB idónea se ejecutó o no y predecir que la siguiente instrucción…

Procesamiento transaccional.

(17/04/2019) Un método de controlar la ejecución de una transacción en un entorno informático, comprendiendo el método los pasos de: Iniciar, mediante un procesador, la ejecución de una transacción en un modo de transacción a través de una instrucción de inicio de transacción, la instrucción de inicio de transacción para iniciar cualquiera de entre un primer tipo de transacción o un segundo tipo de transacción, comprendiendo la transacción una pluralidad de instrucciones a ser ejecutadas, e indicando de manera explícita la instrucción de inicio de transacción mediante un campo en la instrucción de inicio de transacción que se ha iniciado el primer tipo de transacción o el segundo tipo de transacción; en base a que la transacción sea el segundo tipo de transacción, la ejecución fija un código de condición a un primer valor, en base…

Guardar/restablecer registros seleccionados en procesamiento transaccional.

(13/03/2019) Un método para facilitar el procesamiento de transacciones dentro de un entorno de computación, comprendiendo dicho método: obtener una instrucción de inicio de transacción, comprendiendo la instrucción de inicio de transacción un opcode que especifica una instrucción de inicio de transacción de un tipo particular, y un campo que especifica una máscara de guardar de registro general que tiene una pluralidad de bits, cada uno de los cuales representa un par de registros par-impar generales, y cuando el bit tiene un valor el par de registro par-impar correspondiente se guarda y cuando el bit tiene el otro valor el par de registro par-impar correspondiente no se guarda, para que la instrucción de inicio de transacción inicie una transacción, y la máscara de guardar de registro general especifique explícitamente…

Filtrado de interrupción de programa en ejecución transaccional.

(13/03/2019) Un método para gestionar interrupciones en un entorno informático, el método comprendiendo las etapas de iniciar, por un procesador, una transacción mediante la ejecución de una instrucción transaction begin , la transacción retrasando, de manera eficaz, el compromiso de almacenamientos transaccionales con la memoria principal hasta la finalización de una transacción seleccionada, el método caracterizado por que: la instrucción transaction begin incluye un campo que especifica un control de filtrado de interrupción de programa, el control de filtrado de interrupción de programa controlando si ciertas clases de condiciones de excepción de programa que ocurren mientras el procesador está en el modo de ejecución transaccional resultan en una interrupción; detecta,…

Control de manera selectiva de ejecución de instrucciones en procesamiento transaccional.

(27/02/2019) Un método de control de ejecución de instrucciones dentro de transacciones en un procesador; en donde el procesador comprende una unidad de ejecución de punto flotante para ejecutar instrucciones de punto flotante; un registro de acceso que incluye una especificación indirecta de un elemento de control de espacio de direcciones que designa una tabla de traducción para un espacio de direcciones específico a ser usado en traducción de direcciones; en donde una transacción incluye una secuencia de instrucciones a ser completada como una única unidad atómica o a ser abortada; dicho método que comprende ejecutar, por el procesador, una instrucción de máquina de comienzo de transacción , la ejecución que comprende iniciar una transacción; caracterizado por ejecutar…

Salto de almacenamiento de datos.

(29/11/2018) Un procedimiento para procesar valores en un sistema de procesamiento de datos, comprendiendo el procedimiento: recibir una pluralidad de sub-instrucciones de una instrucción de un programa, en la que la instrucción define una pluralidad de operaciones y en el que cada una de las sub-instrucciones define una operación constituyente de la pluralidad de operaciones; recibir una indicación para al menos un valor intermedio generado por la ejecución de una de las sub-10 instrucciones que indica si el valor intermedio debe almacenarse en un registro de uso general (GPR); determinar si el valor intermedio se reenvía a una etapa de ejecución anterior desde otra etapa de ejecución que ejecutó la sub-instrucción que generó el valor…

Bloque de diagnóstico de transacción.

(14/11/2018) Un producto de programa informático para proporcionar información de diagnóstico acerca de cancelaciones de transacción, comprendiendo el producto de programa informático: un medio de almacenamiento legible por ordenador, legible por un circuito de procesamiento y que almacena instrucciones para su ejecución por parte del circuito de procesamiento para llevar a cabo un método que comprende: detectar, mediante un procesador, una cancelación de una transacción, comprendiendo la transacción una o más instrucciones; siendo la transacción una transacción anidada; en el que una condición de cancelación a cualquier profundidad de anidamiento provoca la interrupción de todos los niveles de la transacción;…

Procesador digital de señales y dispositivo de comunicación de banda base.

(05/11/2018) Una unidad de ejecución de vectores para su uso en un procesador digital de señales que tiene un núcleo de procesador, dicho núcleo comprendiendo una memoria de programa dispuesta para contener instrucciones para una pluralidad de unidades de ejecución, el procesador digital de señales comprendiendo adicionalmente una pluralidad de unidades de memoria de datos dispuestas para contener datos para ser usados por la unidad de ejecución de vectores, el núcleo, la unidad de ejecución de vectores y las unidades de memoria de datos estando interconectadas por una red , dicha unidad de ejecución de vectores estando dispuesta para ejecutar instrucciones, incluyendo instrucciones vectoriales que deben realizarse en datos múltiples en forma…

Habilitación dinámica del multihilo.

(06/06/2018) Un sistema informático que comprende: una configuración que comprende un núcleo configurable entre un modo de hilo único (ST) y un modo de multihilo (MT), el modo ST abarca un hilo principal y el modo MT abarca el hilo principal y uno o más hilos secundarios en los recursos compartidos del núcleo; y una facilidad de multihilo configurada para controlar la utilización de la configuración en donde la facilidad de multihilo se adapta para ejecutar en el hilo principal en el modo ST, una instrucción de configuración del modo MT; obtener un número de hilos solicitados desde una ubicación especificada…

Instrucción para calcular la distancia a un límite de memoria específico.

(30/05/2018) Un producto de programa informático para ejecutar una instrucción de máquina en una unidad central de procesamiento, comprendiendo el producto de programa informático: un medio de almacenamiento legible con ordenador, legible por medio de un circuito de procesamiento, e instrucciones de almacenamiento para su ejecución por el circuito de procesamiento para llevar a cabo un método que comprende: obtener, mediante el procesador, una instrucción de máquina para su ejecución, estando la instrucción de máquina definida para su ejecución con ordenador conforme a una arquitectura de ordenador, comprendiendo la instrucción de máquina : al menos un campo de opcode (302a) para proporcionar…

Procedimientos para un procesamiento de paquetes ininterrumpido y sin pérdidas durante actualizaciones de software de sistema.

(25/04/2018) Un procedimiento implementado en un componente de red para una actualización de software en servicio, ISSU, comprendiendo el procedimiento: seleccionar un núcleo de reenvío, FC, a partir de una pluralidad de FC que se ejecutan en un plano de datos en una placa de circuito impreso del componente de red para procesar y reenviar una pluralidad de paquetes; y reajustar el FC seleccionado con una actualización de software, en el que al menos uno de los otros FC procesa y reenvía paquetes cuando el FC seleccionado se actualiza, caracterizado por que el procedimiento comprende: transmitir un comando de reajuste al FC seleccionado para dejar de hacer al menos…

Procedimientos y aparatos para reducir las búsquedas en una memoria caché de dirección de destino de saltos.

(11/04/2018). Solicitante/s: QUALCOMM INCORPORATED. Inventor/es: MORROW,MIKE.

Un procedimiento para reducir las búsquedas en una memoria caché de direcciones de destino de saltos (BTAC), que comprende: recuperar una dirección de destino de saltos desde la BTAC en respuesta a una falta al buscar una primera dirección de instrucción en una memoria caché de instrucciones (I-caché); almacenar la dirección de destino de saltos desde la BTAC en la I-caché, estando la dirección de destino de saltos asociada con la primera dirección de instrucción en la I-caché; buscar la primera dirección de instrucción en la I-caché; y recuperar la dirección de destino de saltos asociada con la primera dirección de instrucción de la I-caché.

PDF original: ES-2676303_T3.pdf

Procedimientos y aparatos para cancelar solicitudes de captura previa de datos para un bucle.

(25/10/2017). Solicitante/s: QUALCOMM INCORPORATED. Inventor/es: GILBERT,MATTHEW M.

Un procedimiento para cancelar solicitudes de captura previa de memoria caché de datos no de demanda, en un sistema procesador que comprende un procesador que tiene un sistema de memoria caché que comprende una memoria caché de datos y que tiene un conducto de instrucciones , comprendiendo el procedimiento: determinar un paso de acceso a datos basado en la ejecución repetida de una instrucción de acceso a memoria en un bucle de programa; emitir especulativamente solicitudes de captura previa de la memoria caché de datos de acuerdo al paso de acceso a los datos; identificar una salida de bucle basándose en una evaluación de información de flujo de programa; y caracterizado por: cancelar las solicitudes de captura previa de memoria caché de datos que son solicitudes pendientes de captura previa de memoria caché de datos no de demanda en respuesta a la salida de bucle identificada.

PDF original: ES-2655852_T3.pdf

Procesador de señal digital y dispositivo de comunicación de banda base.

(16/08/2017) Un procesador de señal digital que comprende: - un núcleo de procesador que incluye una unidad de ejecución de enteros configurada para ejecutar instrucciones de enteros; y - al menos una primera y una segunda unidades de ejecución de vectores separadas y acopladas al núcleo de procesador teniendo dichas unidades de ejecución de vectores un primer y un segundo número de rutas de datos, respectivamente, estando cada una de dichas unidades de ejecución de vectores dispuesta para ejecutar instrucciones, incluyendo instrucciones de vectores que se deben realizar en múltiples palabras de datos de valor y complejos en forma de un vector y para devolver una señal cuando ha acabado indicando al núcleo que está lista, estando…

Detección de excepción cuántica decimal de coma flotante.

(19/07/2017) Un método para detectar excepciones cuánticas decimales de coma flotante, comprendiendo el método los pasos de aceptar al menos un operando decimal de coma flotante; obtener una instrucción de máquina que contiene una instrucción para una operación decimal de coma flotante; y caracterizado por: ejecutar la instrucción de máquina que comprende: determinar la cuantía preferida basada en al menos un operando decimal de coma flotante, indicando la cuantía preferida un valor definido representado por un dígito menos significativo de un significando del resultado decimal de coma flotante; realizar una operación decimal de coma flotante en al menos un operando decimal de coma flotante para producir un resultado decimal de coma flotante; determinar, en respuesta a un campo de control…

Expansión y contracción de direcciones en un sistema informático de subprocesamiento múltiple.

(01/02/2017) Un sistema informático, que comprende: una configuración que comprende un núcleo configurable entre un modo de subproceso único (ST) y un modo de subprocesamiento múltiple (MT), el modo ST que se dirige a un subproceso primario y el modo MT que se dirige al subproceso primario y a uno o más subprocesos secundarios sobre recursos compartidos del núcleo; y una facilidad de subprocesamiento múltiple configurada para controlar la utilización de la configuración, en donde la facilidad de subprocesamiento múltiple está adaptada para: acceder al subproceso primario en el modo ST usando un valor de dirección de núcleo; conmutar del modo ST al modo MT; y acceder al subproceso primario o a uno del uno o más subprocesos secundarios en el modo MT, y caracterizado por que la facilidad de subprocesamiento múltiple…

Técnicas de comunicación entre procesadores en una plataforma informática de múltiples procesadores.

(23/11/2016) Un aparato que comprende: medios para colocar una pluralidad de comandos en una cola de comandos en respuesta a la recepción de una o más instrucciones de puesta en cola desde un proceso que se está ejecutando en un dispositivo anfitrión , caracterizado porque la pluralidad de comandos incluye un primer comando que instruye al dispositivo anfitrión para transferir datos entre un primer espacio de memoria asociado con el dispositivo anfitrión y un segundo espacio de memoria asociado con una unidad de procesamiento de gráficos, GPU , incluyendo la pluralidad de comandos además un segundo comando que instruye al dispositivo anfitrión para iniciar la ejecución de una tarea en la GPU ; y porque el aparato comprende medios para pasar uno o…

Procesador de señal digital.

(20/04/2016). Solicitante/s: MediaTek Sweden AB. Inventor/es: NILSSON, ANDERS, TELL,ERIC.

Un conjunto de procesadores, que comprende un primer procesador que tiene un primer núcleo que comprende una memoria de programa , la lógica cuestión de instrucciones, y una unidad 5 de ejecuciones de números enteros , comprendiendo el procesador ensamblaje además al menos una primera unidad de ejecución vectorial y una unidad de primera memoria dispuesta para almacenar los datos que hay que operar, dicho primer núcleo, primera unidad de ejecución vectorial y la primera unidad de memoria que se está interconectando por una primera red , y un segundo procesador que tiene un segundo núcleo (201'), en el que el primer núcleo está dispuesto para permitir que el segundo núcleo controle al menos la primera unidad de ejecución vectorial o de la primera unidad de memoria en el primer procesador, caracterizado porque dicho programa de memoria está dispuesto para contener las instrucciones para las unidades funcionales en el primero y el segundo procesador.

PDF original: ES-2577856_T3.pdf

Aparato y método de compensación de desfase de reloj.

(19/02/2014) Circuito de sincronización para resincronizar datos desde un reloj de entrada a un reloj de salida, estando caracterizado el circuito porque presenta: un primer circuito de retención transparente que recibe los datos y se activa mediante impulsos de reloj por medio del reloj de entrada; un segundo circuito de retención transparente que recibe datos desde el primer circuito de retención transparente y se activa mediante impulsos de reloj por medio de un reloj de salida retardado, siendo el reloj de salida retardado una versión retardada del reloj de salida; y un circuito de retención de salida que recibe datos desde el segundo circuito de retención transparente…

Reserva de recursos sincronizados de tiempo en redes con paquetes conmutados.

(16/10/2013) Método para programar unas reservas de recursos en una red de comunicaciones con paquetes conmutados quecomprende unos nodos extremos (Hi) y unos conmutadores (Sj) de la red central, en donde dicho métodocomprende los pasos, tratados en el nivel de la capa de enlace de datos del modelo de Interconexión de SistemasAbiertos, OSI, de: · incluir una información de tiempo en cada solicitud, emitida por un nodo extremo (Hi) y reenviada por al menosun conmutador (Sj) de la red central, y que solicita una reserva de recursos para recibir un flujo definido porespecificaciones en un momento que está representado por dicha información de tiempo, y · almacenar dicha información de tiempo, incluida en cada solicitud de nodo extremo enviada en correspondenciacon las especificaciones de flujo asociadas, en al menos…

Microprocesador con selección automática de paralelismo SIMD.

(18/07/2012) Un procedimiento que comprende: monitorizar una pluralidad de instrucciones en una cola de instrucciones de un procesador quecomprende una pluralidad de unidades de ejecución de instrucciones, soportando el procesador unprimer modo de procesamiento para procesar datos de una primera anchura y un segundo modo deprocesamiento para procesar datos de una segunda anchura, superando la primera anchura a la segundaanchura; determinar si la pluralidad de instrucciones comprende una primera pluralidad de instruccionescorrespondiente a la primera anchura de los datos que satisface un nivel; en respuesta a que la primera…

Procedimiento y aparato para la gestión proactiva de memoria intermedia de direcciones de bifurcación de destino.

(06/06/2012) Un sistema de predicción de bifurcaciones de múltiples etapas que comprende: una memoria intermedia de direcciones de bifurcación de destino BTAC configurada para almacenaruna entrada BTAC asociada con una instrucción de bifurcación condicional; y un circuito predictor de bifurcaciones configurado para almacenar información de estadopara predecir la dirección de la instrucción de bifurcación condicional y para utilizar la información de estadopara predecir la dirección, en el que el circuito predictor de bifurcaciones está configurado,además, para recibir una dirección de bifurcación de la instrucción de bifurcación condicional cuando hasido resuelta realmente,…

Mecanismo para una atomicidad fuerte en un sistema de memoria transaccional.

(23/05/2012) Un procedimiento para proporcionar mecanismos para una atomicidad fuerte en un sistema de memoriatransaccionalcaracterizado por: detectar una operación de carga no transaccional en una función, siendo la operación de carga notransaccional, cuando se ejecuta, para cargar desde una ubicación de memoria; insertar en la función una pluralidad de operaciones de atomicidad fuerte en respuesta a la detección de laoperación de carga no transaccional en la función, siendo las operaciones de atomicidad fuerte paragarantizar la validez entre accesos a memoria transaccionales y no transaccionales; en el que las operaciones de atomicidad fuerte, cuando son ejecutadas, garantizan la validez determinando si la ubicación de memoria o las ubicaciones de memoria han sido actualizadas por unatransacción,…

Representar saltos de bucle en un registro de historia de saltos con múltiples bits.

(16/05/2012) Un procedimiento de predicción de saltos, que comprende: determinar que una instrucción de salto condicional es una instrucción de final de bucle; contar un número total de iteraciones de un bucle finalizado por la instrucción de final de bucle; almacenar un valor de múltiples bits en un Registro de Historia de Saltos, BHR, tras la finalización del bucle,el valor indicativo del número total de iteraciones del bucle, y indexar una Tabla de Predicción de Saltos, BPT, con el BHR, después de la finalización del bucle, paraobtener una predicción de saltos.

Aparato para predecir direcciones objetivo de conexión múltiples.

(10/04/2012) Un aparato en un microprocesador para predecir una dirección objetivo para un número variable de instrucciones de conexión en una línea en memoria caché captada de una memoria caché de instrucciones en una dirección de captación, estando el aparato caracterizado por: M memorias caché asociativas de un conjunto de N vías, teniendo cada una una entrada de índices acoplada para recibir una parte de la dirección de captación de la memoria caché de instrucciones, en el que dicho índice selecciona una de una pluralidad de grupos de MxN entradas, comprendiendo dicho grupo una entrada en cada vía de cada una de dichas M memorias caché , en el que cada una de dichas entradas está configurada para colocar en memoria caché una…

DISPOSITIVO PARA LA MEJORA DE LA SEGURIDAD DE MICROPROCESADORES EN SISTEMAS EMPOTRADOS.

(09/02/2011) Dispositivo para la mejora de la seguridad de microprocesadores en sistemas empotrados.Dispositivo para la mejora de la seguridad de sistemas empotrados basados en microprocesador, de tipo reconfigurable y de bajo consumo, que permite la ejecución de operaciones vectoriales, y que comprende, al menos:(a) una primera unidad vectorial reconfigurable diseñada como una ruta de datos segmentada con múltiples contextos configurables independientemente, y que comprende, al menos, tres etapas o bloques:(i) una primera etapa de decodificación configurada para la obtención de la información de la operación y los operandos involucrados en la ejecución;(ii) una segunda etapa de ejecución que a su vez comprende una pluralidad de unidades reconfigurables básicas conectadas en cascada; y(iii) una tercera etapa de salida ;(b)…

DISPOSITIVO ELECTRONICO RETIRABLE PARA MEJORAR LA FUNCIONALIDAD DE UN PROCESADOR PRINCIPAL Y METODO DE CONTROL PARA EL MISMO.

(16/06/2007) Un método de control para un dispositivo electrónico que se ha provisto de un modo retirable con respecto a una unidad principal , cuyo método comprende: introducir la información por parte de la unidad principal de un código de una función deseada en un área de introducción de información de un registro del dispositivo electrónico ; extraer la información por parte de dicho dispositivo electrónico de dicho código introducido en dicha área de introducción de información de dicho registro con el fin de detectar la función deseada; extraer la información, por parte de dicho dispositivo electrónico de un código de una función a ejecutar, mediante dicho dispositivo electrónico, de un área de extracción de información de dicho registro…

PROCEDIMIENTO DE CONTRAMEDIDA PARA UN MICROCONTROLADOR BASADO EN UNA ARQUITECTURA CON "PIPELINE".

(01/02/2005). Ver ilustración. Solicitante/s: GEMPLUS. Inventor/es: FEYT, NATHALIE.

Procedimiento de contramedida para microcontrolador susceptible de ejecutar secuencias de instrucciones (INSn), dichas instrucciones se ejecutan según un procedimiento denominado de “pipeline”, caracterizado porque el procedimiento consiste en introducir aleatoriamente por lo menos un tiempo de espera (B) entre dos instrucciones consecutivas (INSn, INSn+1) y/o en el seno de por lo menos una instrucción (INSn).

SISTEMA DE PROCESAMIENTO DE DATOS CON EJECUCION CONDICIONAL DE INSTRUCCIONES COMPUESTAS EXTENDIDAS.

(16/12/2004) Un sistema para dar órdenes a un procesador de datos, el sistema incluye una raíz de instrucción que tiene un campo de selección de operación para seleccionar una operación que vaya a ser realizada por dicho procesador de datos y un prefijo de instrucción. El prefijo de instrucción tiene un campo seleccionado del grupo de un campo de ejecución condicional para seleccionar una condición bajo la que un procesador de datos realizará una operación seleccionada, un campo de modificación de longitud de operando para modificar la operación seleccionada que se vaya a realizar sobre un operando que tenga una longitud diferente, un campo de grupo de instrucción para seleccionar una longitud de un grupo de…

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