El objeto de la presente invención es un procedimiento adaptativo para la calibración del offset de comparadores en convertidores analógico-digitales (ADCs).

La técnica que implementa permite ajustar mediante un control digital de bajo coste la tensión umbral efectiva o transición de los comparadores sin afectar al camino natural de señal, y por tanto, sin interrupción de la conversión A/D de la entrada analógica. Se trata, por tanto, de una técnica de calibración concurrente.

Procedimiento adaptativo de calibración digital concurrente del offset en comparadores en convertidores analógico-digitales (ADCs).

Objeto de la invención

El objeto de la presente invención es un procedimiento para la calibración del offset de comparadores en convertidores analógico-digitales (ADCs). La invención es completamente general y puede aplicarse a una arquitectura genérica de comparador La técnica que implementa permite ajustar mediante un control digital de bajo coste la tensión umbral efectiva o transición de los comparadores sin afectar al camino natural de señal, y por tanto, sin interrupción de la conversión A/D de la entrada analógica. Su aplicación a una topología de conversión directa (conocida como ADC de tipo flash) permite la calibración concurrente de la no-linealidad debido a dicho offset. La invención puede aplicarse sin restricción a otras topologías de conversión A/D que utilizan el convertidor flash como elemento constitutivo. Entre estas arquitecturas se incluyen las topologías sigma-delta, subranging, de interpolación, de aproximaciones sucesivas, interleaved, así como multi-etapa (también conocida como Pipeline).

Antecedentes de la invención

En un convertidor analógico-digital, denotado como convertidor A/D o simplemente ADC (Analog to Digital Converter, según sus siglas en inglés), la cuantificación de la señal de entrada en aplicaciones de alta velocidad se realiza mediante comparadores regenerativos de tipo latch. Gracias a la realimentación positiva se minimiza el tiempo de decisión para un consumo específico de potencia y área, y por tanto, se puede aumentar la frecuencia de conversión. Desafortunadamente, esta arquitectura es bastante sensible al proceso tecnológico, condiciones ambientales, así como al desapareamiento entre transistores y diferencias de cargas (véase la publicación J. He, S, Zhan, D. Chen, y R. Geiger, "A simple and accurate method to predict offset voltage in dynamic comparators", Proc. of IEEE Inter. Symp. on Cir. and Systems, ISCAS, pp. 1934-1937, May 2008), presentando offsets aleatorios (desviaciones de los umbrales de comparación respecto a la situación ideal) que pueden llegar a alcanzar los 300 mV en los procesos CMOS actuales. La gran variabilidad de los comparadores basados en un único latch (conocidos como stand-alone latch) limita su aplicación a convertidores de muy baja precisión, con resoluciones típicas de 1-2 bits.

El problema del offset en los comparadores se ha tratado de reducir tradicionalmente, e independientemente de la arquitectura de ADC considerada, mediante el empleo de técnicas en el dominio analógico. En la publicación, M. Bruccoleri y P. Cusinato, "Offset reduction technique for use with high speed CMOS comparators", IEE Electronics Letters, vol. 32, no. 13, pp. 1193-1194, Jun 1996, se introdujo un comparador de tipo stand-alone latch con múltiples realimentaciones para la reducción del offset. La principal desventaja de este método, al margen de la complejidad, es que provoca un aumento de la carga en los nudos internos que obviamente se traslada a una degradación de las prestaciones dinámicas. Otra posibilidad comúnmente considerada en la bibliografía, es el uso de un preamplificador a la entrada del latch, con o sin fase de cancelación del offset propio (véase B. Razavi, "Design of Analog CMOS Integrated Circuits", McGraw-Hill, 2000). Aunque este bloque adicional atenúa la contribución al offset total del latch por su ganancia, introduce un aumento no despreciable en el consumo total de potencia, al mismo tiempo que incrementa el tiempo de decisión reduciendo la frecuencia máxima de operación.

Una alternativa para solventar las limitaciones de las técnicas anteriores en aplicaciones de baja potencia y alta velocidad es la calibración. Como se detalla a continuación, estos métodos pueden clasificarse en dos grupos dependiendo de si la compensación del offset en los comparadores afecta o no al camino natural de la señal analógica de entrada.

En el primer grupo (técnicas de calibración con fase de medida no-concurrente) se incluyen todos aquellos procedimientos que rompen el camino de entrada para inyectar un estimulo de calibración. Por la naturaleza no-concurrente del proceso de medida, estas técnicas requieren en general la interrupción de la conversión A/D de la entrada, por lo que los errores debidos al envejecimiento de los componentes o cambios ambientales (temperatura, polarización, etc.) únicamente pueden ser calibrados en los periodos de inactividad del ADC.

En aquellos sistemas que operan de forma continua, y por tanto no disponen de periodos de inactividad, se utilizan recursos adicionales de hardware y/o procesamiento especial de señal que permitan realizar el proceso de medida no-concurrente sin afectar a la conversión A/D. En la publicación, I. R. Nadi, R. Baird, M. M. Kostelnik y M. Wesley, "Multi-bank flash ADC array with uninterrupted operation during offset calibration and auto-zero", U.S. Pat. No. 6,459,394, Oct. 2002, este proceso de calibración, de aquí en adelante llamado "concurrente-virtual", se lleva a cabo mediante el empleo de hardware redundante. Se incluyen comparadores adicionales que permiten mantener la conversión A/D de la entrada mientras se realiza la caracterización del offset en los dispositivos seleccionados. Una vez concluida la fase de medida la función de los comparadores se intercambia y comienza un nuevo ciclo de calibración. La principal desventaja de esta aproximación, al margen de los espúreos provocados por el intercambio periódico de los comparadores, es el coste adicional en hardware y potencia debido al hardware redundante.

En las publicaciones, R. Croman, M. Goldenberg, J. P. Hein, "Method and Circuit for Calibration of Flash Analog to Digital Converters", U.S. Pat. No. 5,990,814, Mar. 1999 y M. M. Kostelnik, R. Croman, M. Goldenberg, "Offset Calibration of Flash ADC Array", U.S. Pat. No. 6,084,538, Jul. 2000, se introdujo una técnica alternativa para la lograr la calibración concurrente-virtual. En este método se evita la duplicación de hardware, eliminando ocasionalmente una muestra de la señal de entrada, para sustituirla por un estímulo en DC que permita la compensación del offset. Para recuperar la información perdida durante el ciclo de calibración, la lógica digital realiza una interpolación de la muestra omitida reconfigurando los comparadores restantes. Al margen de la complejidad de la lógica resultante, la gran sensibilidad a la frecuencia de interpolación y la efectividad limitada para señales de alta frecuencia, esta técnica requiere un refresco periódico de las medidas de calibración ya que el valor del offset se almacena, siguiendo un método similar al introducido en B. Razavi, "Design of Analog CMOS Integrated Circuits", McGraw-Hill, 2000, de forma analógica en un condensador. En B. Jonsson, C. Jansson, "Comparator offset calibration for A/D converters", U.S. Pat. No. 7,075,465, Oct. 2005, se presentó un método de calibración no-concurrente que solventaba el problema de almacenamiento realizando una medida digital del offset. Durante la fase de medida de esta técnica, se interrumpe la conversión de entrada para inyectar un estímulo en DC, al mismo tiempo que se realiza un barrido en rampa de un código digital de calibración. Este código modifica mediante un convertidor digital-analógico adicional (los autores sugieren una realización capacitiva del mismo) la tensión umbral efectiva del comparador. El valor óptimo para la cancelación del offset se selecciona monitorizando independientemente la salida digital de cada comparador. De forma similar a los casos anteriores, para alcanzar un proceso de calibración concurrente (en modo virtual), esta técnica va a necesitar, bien incluir hardware adicional, con el consiguiente consumo de potencia y área, o bien omitir una de las muestras de entrada para incluir los estímulos de calibración (con la consiguiente degradación de las prestaciones debido a la interpolación).

El segundo grupo de técnicas de calibración existentes en la bibliografía, denominadas en contraposición al caso anterior "técnicas de calibración concurrente-real", realizan una corrección del offset en los comparadores sin afectar al camino natural de señal analógica de entrada, y por tanto, sin interrumpir la conversión A/D (fase de medida concurrente a la operación natural del comparador). Esta nueva aproximación hace uso de... [Seguir leyendo]

1. Procedimiento adaptativo de calibración digital concurrente del offset de los comparadores en convertidores analógico-digitales (ADCs) de tipo flash, caracterizado por disponer de un control digital en cada uno de los comparadores (Comp_i) del ADC bajo calibración (ADCUC), definido por un código digital, K_i, inicializado a cero, que modifica la posición efectiva de la transición o umbral de comparación t_i asociado a dicho comparador (Comp_i) con un paso mínimo adaptativo δ, y que además comprende realizar las siguientes operaciones: