CIP-2021 : G11C 11/406 : Organización o control de los ciclos de de refresco o de regeneración de la carga.
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Notas[n] desde G11C 11/02 hasta G11C 11/54:
G FISICA.
G11 REGISTRO DE LA INFORMACION.
G11C MEMORIAS ESTATICAS (dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/11597).
G11C 11/00 Memorias digitales caracterizadas por la utilización de elementos de almacenamiento eléctricos o magnéticos particulares; Elementos de almacenamiento correspondientes (G11C 14/00 - G11C 21/00 tienen prioridad).
G11C 11/406 · · · · · Organización o control de los ciclos de de refresco o de regeneración de la carga.
CIP2021: Invenciones publicadas en esta sección.
SISTEMA DE SEGURIDAD CONTRA ATAQUES POR MARTILLEO DE FILAS; MEMORIA; MÉTODOS.
(28/05/2020). Solicitante/s: UNIVERSIDAD INDUSTRIAL DE SANTANDER. Inventor/es: AMAYA BELTRÁN,Andrés Felipe, ROA FUENTES,Élkim Felipe, GÓMEZ,Héctor.
La invención se refiere a un sistema de seguridad contra ataques por martilleo de filas que monitorea filas adyacentes para generar alertas que determinan acciones de mitigación aplicable a cualquier memoria dinámica de acceso aleatorio. En una de las modalidades el tamaño de las celdas de monitoreo es el mismo que de las celdas de almacenamiento, en donde las celdas de monitoreo emulan un efecto del doble de la capacitancia, haciendo a la celda de monitoreo menos susceptible a corrientes de fuga. En otra modalidad, el tamaño de la celda de monitoreo es distinto al de la celda de almacenamiento, lo que hará a dicha celda más susceptible ante las corrientes de fuga y permitirá una detección temprana del ataque de martilleo por filas, para que el controlador de la memoria de acceso aleatorio tome las acciones pertinentes, como el refresco de la memoria.
Dispositivos de memoria y procedimientos de operación de los mismos.
(04/12/2019) Un dispositivo de memoria, siendo el dispositivo de memoria una memoria dinámica de acceso aleatorio, DRAM, y que comprende:
una matriz de memoria que incluye un primer grupo de células de memoria y un segundo grupo de células de memoria acopladas a una pluralidad de líneas de bits y una pluralidad de líneas de palabras;
una pluralidad de circuitos de los amplificadores de detección acoplados a la pluralidad de líneas de bits, en el que cada circuito del amplificador de detección incluye un amplificador de detección y está configurado para detectar y amplificar una diferencia de tensión entre dos de las líneas de bits acopladas a…
Sincronización de actualización automática dirigida.
(05/06/2019) Un procedimiento, mediante un módulo de memoria y un controlador , de actualización de una pluralidad de bancos de memoria , que comprende:
aceptar un comando de sincronización desde el controlador ;
configurar un contador de actualización de banco del módulo de memoria en una dirección de banco predeterminada en respuesta al comando de sincronización ;
al recibir un comando de actualización automática desde el controlador dirigido a un banco de memoria predeterminado, actualizar el banco de memoria direccionado mientras que la pluralidad de bancos de memoria distintos de los bancos de memoria direccionados permanecen listos para realizar la operación de acceso a la memoria…
Arquitectura de DRAM de alta velocidad con una latencia de acceso uniforme.
(16/07/2014) Memoria Dinámica de Acceso Aleatorio (DRAM) que comprende:
una celda de memoria acoplada a un par de líneas de bit y a una línea de palabra;
un dispositivo de habilitación de líneas de palabra acoplado a la línea de palabra para poner en estado activo la línea de palabra;
un amplificador de detección acoplado al par de líneas de bit para detectar niveles de voltaje en el par de líneas de bit y restaurar una carga en la celda de memoria;
un circuito de ecualización de líneas de bit acoplado al par de líneas de bit para precargar el par de líneas de bit; y caracterizada por que la DRAM incluye
un circuito de temporización para recibir una señal de control y controlar el circuito de ecualización de líneas de bit, el dispositivo de habilitación de líneas de palabra, y el amplificador de detección;
en la que,
en un primer flanco de la…
Lectura de registro para memoria volátil.
(03/10/2012) Un procedimiento de lectura de datos de un módulo SDRAM (RAM, Memoria de Acceso Dinámico Síncrona), no estando almacenados tales datos en una matriz DRAM (RAM de acceso dinámico) en el módulo , en el que cada uno de una pluralidad de comandos de SDRAM disponibles para el control de las operaciones de SDRAM está definido por el estado de las señales de control aplicadas al módulo SDRAM , comprendiendo el procedimiento:
proporcionar un comando para una lectura síncrona de los datos que no están almacenados en la matriz DRAM , comprendiendo el comando una codificación única de las señales de control para la operación de lectura síncrona de los datos que no están almacenados en la matriz DRAM ; y
leer síncronamente la lectura de los datos que no están almacenados en una matriz DRAM…
Dispositivo de memoria dinámica de acceso aleatorio y método para auto-refrescar las celdas de memoria.
(25/04/2012) Un dispositivo de memoria dinámica de acceso aleatorio (abreviado DRAM) operado selectivamente en un modode auto-refresco y un modo de no auto-refresco, comprendiendo el dispositivo DRAM:
un circuito de detección para proporcionar una señal de modo de auto-refresco en respuesta a laselección del modo de refresco; un circuito de oscilación para producir una señal de oscilación ; uncircuito de petición de auto-refresco para proporcionar una señal de petición de auto-refresco enrespuesta a la señal de modo de auto-refresco y a la señal de oscilación ; y un circuito dedireccionamiento de refresco para proporcionar una dirección…
PROCEDIMIENTO Y SISTEMA PARA MINIMIZAR EL IMPACTO DE LAS OPERACIONES DE REFRESCO SOBRE EL RENDIMIENTO DE MEMORIAS VOLÁTILES.
(30/03/2011) Un sistema de memoria que comprende: una memoria volátil ; un contador de refrescos configurado para supervisar un número de refrescos anticipados realizados en la memoria volátil, incrementando el contador de refrescos en uno cada vez que se realiza un refresco anticipado y disminuyendo cuando no se realiza un refresco programado regularmente; y un controlador de memoria configurado para: detectar un refresco programado regularmente; en respuesta a la detección de un refresco programado regularmente, determinar que el contador de refrescos representa un número mayor que su valor mínimo, indicando su valor que se han usado todos los refrescos anticipados realizados…
CIRCUITO PROCESADOR CON REGENERACION DE MEMORIA.
(16/10/1999) LA PRESENTE INVENCION SE REFIERE A UN CIRCUITO PROCESADOR CON UN PROCESADOR Y COMPONENTES DE MEMORIA, LOS COMPONENTES DE MEMORIA ESTAN CONFIGURADOS AL MENOS PARCIALMENTE COMO DRAMS , CUYO CONTENIDO DE MEMORIA PUEDE SER RENOVADO DE NUEVO, COMO MAS TARDE DESPUES DE UN TIEMPO DE PERMANENCIA DE MEMORIA, MEMORIA SOLO PUEDE CONSEGUIRSE, SI EL PROCESADOR NO ACCEDE SOBRE UN BUS DE CONEXION. PARA GARANTIZAR QUE EL CONTENIDO DE LA MEMORIA SE RENUEVA DE NUEVO, COMO MAS TARDE DESPUES DEL TIEMPO DE PERMANENCIA DE MEMORIA ESTABLECIDO, EL CIRCUITO DISPONE DE UN TEMPORIZADOR , QUE ES ACTIVADO POR EL PROCESADOR EN AL MENOS UNA PARTE DEL ACCESO DEL PROCESADOR SOBRE EL BUS DE CONEXION. EL TEMPORIZADOR AVISA AL PROCESADOR DEL TRANSCURSO DE UN TIEMPO DE ESPERA, QUE ES MAS…
MEMORIA DINAMICA DE CIRCUITO INTEGRADO.
(16/11/1987). Solicitante/s: AMERICAN TELEPHONE AND TELEGRAPH COMPANY.
MEMORIA DINAMICA PARA CIRCUITO INTEGRADO. CONSTA DE CELULAS DE MEMORIA DISPUESTAS EN FILAS Y COLUMNAS; DE MEDIOS DE DECODIFICACION DE FILAS PARA ELEGIR UNA FILA DE CELULAS ALIMENTANDO UN VOLTAJE A UN CONDUCTOR DE FILA, EN DONDE LAS CELULAS COMPRENDEN UN TRANSISTOR DE ACCESO QUE TIENE UN ELECTRODO DE CONTROL CONECTADO A UN CONDUCTOR DE FILA; DE UN PRIMER ELECTRODO CONTROLADO QUE ESTA CONECTADO A UN CAPACITOR DE ALMACENAMIENTO DE INFORMACION, DE UN SEGUNDO ELECTRODO CONTROLADO QUE ESTA CONECTADO A UN CONDUCTOR DE COLUMNA; DE MEDOS PARA ENGANCHAR UN CONDUCTOR DE COLUMNA EN UN ESTADO DE VOLTAJE BAJO, EN RESPUESTA A UN NIVEL DE VOLTAJE BAJO DETECTADO EN UN CELULA DE MEMORIA CONECTADA AL CONDUCTOR; Y DE MEDIOS PARA MANTENER EL VOLTAJE EN UN CONDUCTOR DE COLUMNA, QUE SE HAYA ENGANCHADO EN EL ESTADO DE VOLTAJE BAJO, A UN NIVEL POR ENCIMA DE CERO VOLTIOS, AL MENOS DURANTE UNA PORCION DE CICLO DE MEMORIA.
UNA INSTALACION INFORMATICA MULTIPROCESADORA, QUE PUEDE APLICARSE A APARATOS DE VIGILANCIA.
(16/05/1986). Solicitante/s: THOMSON-CSF.
INSTALACION INFORMATICA MULTIPROCESADORA UTILIZABLE EN APARATOS DE VIGILANCIA. CONSTA DE: MICROPROCESADOR QUE TIENE UN CONTADOR ORDINAL ; UNOS CANALES DE DIRECCIONES (2A), DE MANDO (2C) Y CANAL DE DATOS (2D); UN GENERADOR DE RELOJ PARA CONTROLAR AL MICROPROCESADOR ; UN CIRCUITO DE ENLACES ENTRADA-SALIDA ; UNA MEMORIA MUERTA DEL TIPO ROM QUE CONTIENE EL PROGRAMA DE MICROPROCESADOR; UNA MEMORIA VIVA TIPO RAM DIAMINA QUE RECIBE LA SEÑAL DE ESCRITURA (WE) Y LAS SEÑALES DE LAS DIRECCIONES (RAS), Y (CAS) Y UN MULTIPROCESADOR DE DIRECCIONES QUE SE CONTROLA POR UN SECUENCIADOR Y ASEGURA AL MANDO DE MEMORIA VIVA.
UN DISPOSITIVO GENERADOR DE REFRESCO PARA UNA MEMORIA DE ACCESO ALEATORIO DINAMICA EN UNA INSTALACION DE TRATAMIENTO DE DATOS.
(01/11/1985). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.
DISPOSITIVO GENERADOR DE REFRESCO PARA UNA MEMORIA DE ACCESO ALEATORIO DINAMICA, EN UNA INSTALACION DE TRATAMIENTO DE DATOS. COMPRENDE UNOS PRIMEROS MEDIOS LOGICOS QUE RESPONDEN A UNA SEÑAL PERIODICA DE UN CIRCUITO TEMPORIZADOR DE REFRESCO PARA GENERAR UNA SEÑAL DE PETICION DE RETENCION PARA EL PROCESADOR; SEGUNDOS MEDIOS LOGICOS QUE RESPONDEN A UNA SEÑAL DE ACOGIDA DE RETENCION DEL PROCESADOR, PARA GENERAR UNA SEÑAL DE CONTROL DE REFRESCO, TERCEROS MEDIOS LOGICOS QUE RESPONDEN A LA SEÑAL DE CONTROL DE REFRESCO PARA PROPORCIONAR UNA SEÑAL DE REFRESCO, PARA CONTROLAR EL ACCESO A LAS FILAS DE MEMORIA DE CONTROL; UN CIRCUITO CONTADOR ACOPLADO PARA INCREMENTARSE EN UNO EN RESPUESTA A CADA SEÑAL DE CONTROL DE REFRESCO; Y UN CIRCUITO SECUENCIADOR.