Lectura de registro para memoria volátil.

Un procedimiento de lectura de datos de un módulo (100) SDRAM (RAM,

Memoria de Acceso Dinámico Síncrona), no estando almacenados tales datos en una matriz DRAM (104) (RAM de acceso dinámico) en el módulo (100), en el que cada uno de una pluralidad de comandos de SDRAM disponibles para el control de las operaciones de SDRAM está definido por el estado de las señales de control aplicadas al módulo SDRAM (100), comprendiendo el procedimiento:

proporcionar un comando para una lectura síncrona de los datos que no están almacenados en la matriz DRAM (104), comprendiendo el comando una codificación única de las señales de control para la operación de lectura síncrona de los datos que no están almacenados en la matriz DRAM (104); y

leer síncronamente la lectura de los datos que no están almacenados en una matriz DRAM (104) en respuesta al comando, comprendiendo el procedimiento, además;

leer o escribir datos de o a una matriz DRAM (104) en el módulo (100), empezando en el ciclo de cierre inmediatamente después del ciclo en el que la lectura de los datos que no están almacenados en una matriz DRAM (104) termina.

Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E10165753.

Solicitante: QUALCOMM INCORPORATED.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 5775 MOREHOUSE DRIVE SAN DIEGO, CA 92121-1714 ESTADOS UNIDOS DE AMERICA.

Inventor/es: WALKER,Robert,Michael.

Fecha de Publicación: 3 de Octubre de 2012.

Clasificación Internacional de Patentes:

G11C11/406 FISICA. › G11 REGISTRO DE LA INFORMACION. › G11C MEMORIAS ESTATICAS (dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/11597). › G11C 11/00 Memorias digitales caracterizadas por la utilización de elementos de almacenamiento eléctricos o magnéticos particulares; Elementos de almacenamiento correspondientes (G11C 14/00 - G11C 21/00 tienen prioridad). › Organización o control de los ciclos de de refresco o de regeneración de la carga.
G11C5/00 G11C […] › Detalles de memorias cubiertos por el grupo G11C 11/00.
G11C7/10 G11C […] › G11C 7/00 Disposiciones para escribir una información o para leer una información en una memoria digital (G11C 5/00 tiene prioridad; circuitos auxiliares para memorias que utilizan dispositivos semiconductores G11C 11/4063, G11C 11/413, G11C 11/4193). › Disposiciones de interfaz para entrada/salida [I/O] de datos, p. ej. circuitos de control de entrada/salida [I/O] de datos, memorias intermedias de entrada/salida [I/O] de datos.

PDF original: ES-2393715_T3.pdf

Patentes similares o relacionadas:

Arquitectura e instrucciones flexibles para el estándar de cifrado avanzado (AES), del 27 de Mayo de 2020, de INTEL CORPORATION: Un procesador que comprende: una pluralidad de núcleos; una caché de instrucciones de nivel 1, L1, para almacenar una pluralidad de instrucciones […]

Método de procesado de datos, aparato de almacenamiento, disco de estado sólido y sistema de almacenamiento, del 28 de Agosto de 2019, de HUAWEI TECHNOLOGIES CO., LTD.: Un método de procesado de datos, aplicado a un sistema de almacenamiento, en donde el sistema de almacenamiento comprende un anfitrión, un controlador y un […]

Potencia programable para una interfaz de memoria, del 21 de Mayo de 2019, de QUALCOMM INCORPORATED: Un procedimiento para el control de retardo en una interfaz de memoria, que comprende: proporcionar una polarización de voltaje a un circuito […]

Circuitos de líneas de bits globales de Memoria Estática de Acceso Aleatorio (SRAM) para reducir los fallos de energía durante los accesos de lectura de memoria, y procedimientos y sistemas relacionados, del 17 de Abril de 2019, de QUALCOMM INCORPORATED: Un circuito de línea de bits global de memoria estática de acceso aleatorio, SRAM, para una pluralidad de células de bits de SRAM, que […]

Dispositivo de memoria híbrida con una única interfaz, del 23 de Enero de 2019, de Microsoft Technology Licensing, LLC: Un procedimiento que comprende: recibir, en un controlador , órdenes, direcciones y datos en un dispositivo de memoria mediante una interfaz definida asociada […]

Dispositivo y procedimiento para el procesamiento de cuadros de datos en serie, del 11 de Octubre de 2018, de DR. JOHANNES HEIDENHAIN GMBH: Dispositivo para el procesamiento de cuadros de datos en serie, que comprende una unidad de convertidor en serie-paralelo , una unidad de evaluación […]

Arquitectura central en serie de memoria no volátil, del 3 de Septiembre de 2014, de Conversant Intellectual Property Management Inc: Sistema de memoria que comprende: banco de memoria para suministrar datos de lectura de flujo de bits en serie en respuesta a una operación […]

Arquitectura de DRAM de alta velocidad con una latencia de acceso uniforme, del 16 de Julio de 2014, de Conversant Intellectual Property Management Inc: Memoria Dinámica de Acceso Aleatorio (DRAM) que comprende: una celda de memoria acoplada a un par de líneas de bit y a una línea de palabra; un dispositivo […]