ARQUITECTURA DE MEMORIA CON AUTO-TEST INTEGRADO (BIST) QUE TIENE INTERPRETACION DE COMANDOS DISTRIBUIDA Y PROTOCOLO DE COMANDOS GENERALIZADO.
Un sistema que comprende: un controlador centralizado de auto-test incorporado (BIST) que (4) almacena un algoritmo adaptado para comprobar una pluralidad de módulos (12,
12A) de memoria, que se caracteriza porque la pluralidad de módulos (12, 12A) de memoria tienen requisitos de sincronización y características físicas diferentes, en el que el controlador BIST (4) almacena el algoritmo como un conjunto de comandos generalizados que conforman un protocolo de comandos; y una pluralidad de secuenciadores distribuidos (8, 8A), adaptados para recibir dichos comandos desde el controlador BIST (4), que interpretan los comandos basándose en el protocolo de comandos, y que aplican los comandos generalizados a los módulos (12, 12A) de memoria, en el que cada secuenciador se asocia con uno o más módulos (12, 12A) de memoria y en el que al menos dos de los secuenciadores están asociados con módulos de memoria que tienen requisitos de sincronización y características físicas diferentes
Tipo: Resumen de patente/invención. Número de Solicitud: W04008664US.
Solicitante: QUALCOMM INCORPORATED.
Nacionalidad solicitante: Estados Unidos de América.
Dirección: 5775 MOREHOUSE DRIVE,SAN DIEGO, CALIFORNIA 92121.
Inventor/es: AVERBUJ,ROBERTO F, HANSQUINE,DAVID W.
Fecha de Publicación: .
Fecha Concesión Europea: 15 de Julio de 2009.
Clasificación PCT:
- G11C29/00 FISICA. › G11 REGISTRO DE LA INFORMACION. › G11C MEMORIAS ESTATICAS (dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/11597). › Verificación del funcionamiento correcto de memorias; Ensayo de memorias durante su funcionamiento fuera de línea (offline")o en espera ("standby").
Clasificación antigua:
- G11C29/00 G11C […] › Verificación del funcionamiento correcto de memorias; Ensayo de memorias durante su funcionamiento fuera de línea (offline")o en espera ("standby").
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