CIP-2021 : G11C 29/00 : Verificación del funcionamiento correcto de memorias; Ensayo de memorias durante su funcionamiento fuera de línea (offline")o en espera ("standby").
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G11C 29/02 · Detección o localización de circuitos auxiliares defectuosos, p. ej. contadores de refresco defectuosos.
G11C 29/04 · Detección o localización de elementos de memoria defectuosos.
G11C 29/06 · · Ensayo de aceleración.
G11C 29/08 · · Ensayo funcional, p. ej. ensayo realizado durante el refresco, autoensayo en el encendido [POST] o ensayo distribuido.
G11C 29/10 · · · Algoritmos de ensayo, p. ej. algoritmos de barrido de memorias [MScan]; Patrones de ensayo, p. ej. patrones en tablero de damas.
G11C 29/12 · · · Disposiciones integradas ("built in") para el ensayo, p. ej. autoensayo integrado [BIST].
G11C 29/14 · · · · Implementación de la lógica de control, p. ej. decodificadores de modo de ensayo.
G11C 29/16 · · · · · utilizando unidades microprogramadas, p. ej. máquinas de estado.
G11C 29/18 · · · · Dispositivos de generación de direcciones; Dispositivos para el acceso a memorias, p. ej. detalles de circuitos de direccionamiento.
G11C 29/20 · · · · · que utilizan contadores o registros de desplazamiento de realimentación lineal [LFSR].
G11C 29/22 · · · · · Con acceso a memorias en serie.
G11C 29/24 · · · · · Con acceso a células suplementarias, p. ej. células de direcciones falsas o células redundantes.
G11C 29/26 · · · · · Con acceso a una multiplicidad de bloques ("arrays") (G11C 29/24 tiene prioridad).
G11C 29/28 · · · · · · Multiplicidad de bloques dependientes, p. ej bloques multi-bit.
G11C 29/30 · · · · · Con acceso a un solo bloque.
G11C 29/32 · · · · · · Acceso en serie; Ensayo por barrido ("scan").
G11C 29/34 · · · · · · Con acceso a una multiplicidad de bits simultáneamente.
G11C 29/36 · · · · Dispositivos de generación de datos, p.ej inversores de datos.
G11C 29/38 · · · · Dispositivos de verificación de respuesta.
G11C 29/40 · · · · · que utilizan técnicas de compresión.
G11C 29/42 · · · · · que utilizan códigos de corrección de errores [ECC] o comprobación de paridad.
G11C 29/44 · · · · Indicación o identificación de errores, p. ej. para la reparación.
G11C 29/46 · · · · Lógica de iniciación de ensayo.
G11C 29/48 · · · Disposiciones de las memorias estáticas especialmente adaptadas para el ensayo por medios externos a la memoria, p. ej. utilizando acceso directo a memoria [DMA] o utilizando rutas de acceso auxiliares.
G11C 29/50 · · Ensayos marginales p. ej. ensayo de corriente, voltaje o velocidad.
G11C 29/52 · Protección de los contenidos de la memoria; Detección de errores en los contenidos de la memoria.
G11C 29/54 · Disposiciones para el diseño de circuitos de ensayo, p. ej herramientas diseñadas para ensayo [DFT].
G11C 29/56 · Equipamiento de ensayo externo para memorias estáticas, p. ej. equipamiento de ensayo automático [ATE]; Sus interfases.
CIP2021: Invenciones publicadas en esta sección.
Dispositivo y procedimiento para el procesamiento de cuadros de datos en serie.
(11/10/2018) Dispositivo para el procesamiento de cuadros de datos en serie, que comprende una unidad de convertidor en serie-paralelo , una unidad de evaluación y al menos dos registros de datos , en el que
• a la unidad de convertidor en serie-paralelo se alimentan cuadros de datos en serie (F, F1-F9) y desde la unidad de convertidor en serie-paralelo se convierten bloques de datos en serie (A, B, P1, P2A, P2B, P2C), que están contenidos en los cuadros de datos en serie (F, F1-F9), en bloques de datos paralelos (A, B, P1, P2A, P2B, P2C) y se pueden emitir a los registros de datos ,
• los bloques de datos paralelos (A, B, P1, P2A, P2B, P2C) se pueden registrar en los registros de datos y se pueden emitir desde éstos para el procesamiento…
Bomba de hélice y estación de bombeo.
(28/09/2016) Bomba de hélice para el bombeo de líquido, que comprende: 5 una carcasa de bomba tubular que se extiende axialmente , que tiene una superficie interior y que comprende una abertura de entrada y una abertura de salida , un núcleo de bomba que se extiende axialmente y tiene una superficie envolvente, y al menos una sección de la parte axial del núcleo de bomba está rodeada por dicha carcasa de la bomba , y al menos una paleta de guía que se extiende radialmente, que está conectada a la superficie interior 10 de la carcasa de la bomba y a la superficie envolvente del núcleo de bomba , el núcleo de bomba que comprende una unidad de accionamiento y una unidad hidráulica situada aguas arriba en relación con la unidad de accionamiento y comprende una hélice que tiene…
Métodos para la gestión y el almacenamiento de datos corregidos.
(28/08/2013) Un método para gestionar datos en un sistema de memoria con una matriz de memoria no volátil queincluye múltiples bloques, un bloque representando la unidad de borrado mínima, comprendiendo:
recibir una orden de lectura a partir de un host, identificar una pluralidad de sectores en un primer bloquepara leer dentro de un límite temporal predeterminado menor al tiempo requerido para copiar un bloque dela matriz de memoria;
leer la pluralidad de sectores a partir de un primer bloque y determinar si los sectores de la pluralidaddeben corregirse y reemplazarse; si un sector individual debe ser corregido y reemplazado, corrigiendodespués el sector individual y escribiendo el sector corregido en un segundo bloque dentro…
DISPOSICION DE CIRCUITO CON UN CIRCUITO DE PRUEBA.
(16/05/2000) LA INVENCION ESTA RELACIONADA CON UN DISPOSITIVO DE CIRCUITO CON UN NUMERO PREDETERMINADO DE LINEAS EN GRUPO (WLO, ..., WLM, BLO, ..., BLM) CONFIGURADAS PARALELA Y REGULARMENTE EN UN SUBSTRATO SEMICONDUCTOR , EN LAS QUE SE CONECTAN UN GRAN NUMERO DE CIRCUITOS ELEMENTALES ELECTRONICOS CONFIGURADOS EN EL SUBSTRATO SEMICONDUCTOR Y, FUNDAMENTALMENTE, DEL MISMO TIPO, ESTANDO PREVISTO UN CIRCUITO DE PRUEBA PARA LA COMPROBACION DEL FUNCIONAMIENTO ELECTRONICO DE LOS CIRCUITOS ELEMENTALES Y/O DE LAS LINEAS EN GRUPO (WLO, ..., WLM, BLO, ..., BLM) QUE TAMBIEN SE REALIZA INTEGRADO EN EL SUBSTRATO SEMICONDUCTOR DE LA DISPOSICION DE CIRCUITO Y QUE PRESENTA UN DISPOSITIVO…
PROCESO Y DISPOSITIVO PARA LA DETERMINACION AUTOMATICA DE LA ALTA TENSION NECESARIA PARA LA PROGRAMACION/BORRADO DE UNA EEPROM.
(16/10/1999). Ver ilustración. Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Inventor/es: SEDLAK, HOLGER, VIEHMANN, HANS-HEINRICH.
MEDIANTE EL PROCESO DE ACUERDO CON LA INVENCION ES POSIBLE DETERMINAR, INDIVIDUALMENTE PARA CADA MEMORIA DE SEMICONDUCTOR DE VALOR FIJO, PROGRAMABLE Y BORRABLE ELECTRICAMENTE (SP), LA ALTA TENSION NECESARIA (VPP) PARA EL BORRADO Y LA PROGRAMACION, Y GRABARLA EN LA MISMA MEMORIA (SP), EN UNA ZONA A PREVISTA PARA ELLO. DESDE ALLI PUEDE LEERSE ESTA ALTA TENSION DETERMINADA, PARA CADA PROCESO DE BORRADO O PROGRAMACION ADICIONAL. A PARTIR DE UN PRIMER VALOR DE ALTA TENSION PARA PROGRAMACION O BORRADO DE LA MEMORIA Y UN PRIMER VALOR DE LA TENSION DE LECTURA, PARA COMPROBAR EL PROCESO DE PROGRAMACION O BORRADO, SE DETERMINA LA ALTA TENSION MAS ADECUADA MEDIANTE VARIACIONES SUCESIVAS DE LA ALTA TENSION O DE LA TENSION DE LECTURA.
METODO DE AUTODIAGNOSTICO DE UN EQUIPO DE TELEFONO MOVIL PARA SU USO EN UN SISTEMA DE CONMUTACION DE TELEFONO MOVIL Y EQUIPO DE TELEFONO MOVIL APLICADO AL METODO.
(01/05/1997) EL PRESENTE INVENTO DESCRIBE UN METODO DE AUTODIAGNOSTICO QUE ACORTA EL TIEMPO DE DIAGNOSTICO DE UNA ROM QUE ESTA PROVISTA EN UN EQUIPO DE TELEFONO MOVIL PARA SU USO EN UN SISTEMA DE CONMUTACION DE TELEFONO MOVIL Y EQUIPO DE TELEFONO MOVIL APLICADO AL METODO. CUANDO LA FUENTE DE ALIMENTACION ESTA ENCENDIDA, UN VALOR COMPLEMENTARIO QUE COMPLEMENTA PARA CONFIGURAR LA SUMA DE LOS DATOS ALMACENADOS EN TODAS LAS DIRECCIONES DE LA ROM COMO UN DETERMINADO VALOR ESPECIFICO, ROMCHK, QUE ES EL CONTENIDO DE LOS DATOS ALMACENADOS DENTRO DE UNA DIRECCION ESPECIFICA DE LA ROM, SE COMPARA CON NVMCHK QUE ES EL CONTENIDO DE LOS DATOS ALMACENADOS PREVIAMENTE EN UNA DIRECCION ESPECIFICA DE UNA MEMORIA NO VOLATIL CON EL MISIMO VALOR QUE LA ROMCHK. SI NO COINCIDEN,…
DISPOSICION DE CIRCUITO PARA VERIFICAR DATOS ALMACENADOS EN UNA MEMORIA DE ACCESO ALEATORIO.
(16/08/1996). Solicitante/s: PLESSEY SEMICONDUCTORS LIMITED. Inventor/es: CLIFF, RICHARD GUY, HASTIE, NEIL STUART.
LA DISPOSICION DE CIRCUITO COMPRENDE, PARA CADA UBICACION DE BIT EN UNA COLUMNA DEL RAM, UN REGISTRO DE CORRIMIENTO DE ENTRADA, UN MULTIPLEXADOR Y UN COMPARADOR. LOS BITS DE DATOS DE ENTRADA SE ALMACENAN EN EL REGISTRO DE CORRIMIENTO, Y SE DISPONE EL MULTIPLEXADOR DURANTE UN CICLO DE ESCRITURA, PARA QUE ESCRIBA LOS BITS DE DATOS EN LA POSICION DE BITS. DURANTE UN CICLO DE VERIFICACION, SE DISPONE EL MULTIPLEXADOR PARA QUE ESCRIBA LOS BITS DE DATOS INVERSOS EN LA MISMA POSICION, Y EL COMPARADOR COMPARA LA POSICION DEL BIT DE SALIDA DEL RAM CON EL BIT DEL DATO INVERSO. EL RESULTADO SE ALMACENA EN EL REGISTRO DE CORRIMIENTO, QUE SE PUEDE DESCARGAR PARA SU ANALISIS.
UNA CELULA DE BITS DE RAM NO VOLATIL.
(16/11/1995). Solicitante/s: HUGHES MICROELECTRONICS LIMITED. Inventor/es: BENNETT, DANIEL HARRISON, MURRAY, KENELM GERALD DIGBY, DODD, GARY LAWRENCE.
UNA CELULA DE MEMORIA CONSTA DE UN ENGANCHE BIESTABLE CON NODOS PRIMERO Y SEGUNDO, AL MENOS DOS TRANSISTORES NO VOLATILES NV1, NV2 CADA UNO CON UNA FUENTE, UN SUMIDERO Y UNA COMPUERTA DE CONTROL, ESTANDO CONECTADAS LAS PUERTAS DE CONTROL AL PRIMER NODO (NODE 1) Y ESTANDO CONECTADA UNA DE LAS FUENTES Y SUMIDEROS DE CADA TRANSISTOR AL SEGUNDO NODO (NODE 2), TENIENDO CADA TRANSISTOR NO VOLATIL (NV1, NV2) ADEMAS UN SUBSTRATO Y UNA COMPUERTA FLOTANTE ENTRE EL CONTROL Y EL SUBSTRATO Y MEDIOS DE CONMUTACION (N1, N2, TG1) PARA PERMITIR COMPROBAR LOS TRANSISTORES EN EL CIRCUITO.
CIRCUITO INTEGRADO CON TEST AUTOMATICO DE MEMORIA.
(16/02/1994). Solicitante/s: AMERICAN TELEPHONE AND TELEGRAPH COMPANY. Inventor/es: AADSEN, DUANE RODNEY, JAIN, SUNIL KUMAR, STROUD, CHARLES EUGENE.
UNA SERIE DE MEMORIA INCLUIDA CON CIRCUITERIA LOGICA EN UN CIRCUITO INTEGRADO ES VERIFCADA POR UNA TECNIDCA QUE LEE Y ESCRIBE UNA SECUENCIA ESPECIFICADA DE BITS, DE TEST DENTRO DE UNA PALABRA DE MEMORIA DADA, ANTES DE PASAR A LA SIGUIENTE PALABRA. UN MODELO O PLANTILLA DE TARJETA DE CHEQUEO DE UNOS Y CEROS ES ESCRITA DENTRO DE LOCALIZACIONES FISICAS DE MEMORIA. ESO PROPORCIONA PARA EL PEOR DE LOS CASOS UN TEST MIENTRAS SE PERMITE FACIL IMPLANTACION DE LA CIRCUITERIA DEL TEST. RESULTADO DEL TEST DESDE UN CIRCUITO COMPARADOR PUEDE SER COMPRIMIDO PARA PROPORCIONAR UNAS POCAS SEÑALES DE ENSAYO, INDICANDO SI LA MEMORIA HA PASADO EL TEST, REQUIRIENDO UN NUMERO MINIMO DE TERMINALES PARA EL CHIP.
PROCEDIMIENTO PARA LA PROTECCION DE DISPOSICIONES DE CONEXIONES CON MEMORIAS PROGRAMABLES POR ELECTRICIDAD UTILIZADAS COMO CONTADORES, ANTES DE UNA PROGRAMACION CLARA DE ESTA MEMORIA Y LA DISPOSICION DE CONEXIONES PARA REALIZAR ESTE PROCEDIMIENTO.
(16/01/1994). Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Inventor/es: SCHRENK, HARTMUT.
PROCEDIMIENTO PARA EVITAR UNA PROGRAMACION DE VALORES LIMITE EN CELULAS DE MEMORIA EN UNA MEMORIA DE PROGRAMACION ELECTRICA. DESPUES DEL PROGRAMADO, CADA CELULA DE MEMORIA ES LEIDA SOBRE EL CONTENIDO DE LA MISMA Y SOLO EN EL CASO QUE DURANTE EL PROCESO DE LECTURA SE RECONOZCA QUE LA CELULA ESTA PROGRAMADA, UNA SEÑAL DE PERMISO POSIBILITA EL ACCESO A LAS FUNCIONES PROTEGIDAS. SEGUN EL INVENTO EN ESTE PROCESO DE LECTURA JUSTO DESPUES DEL PROGRAMADO EL PENDULO DE VALORACION SE AJUSTA DE FORMA MAS CRITICA, QUE EN OTROS PROCESOS DE LECTURA.
MEMORIAS Y LAS PRUEBAS DE ELLO.
(16/05/1993) UNA MEMORIA PUEDE CONTENER UN GRAN NUMERO DE BYTES DE DATOS QUIZAS TANTOS COMO 256 MEGABYTES EN UN TIPIGA ESTRUCTURA DE MEMORIA GRANDE. UN CODIGO ALGORITMO QUE CONSIGUE ERRORES PUEDE SER USADO PARA REUTILIZAR MODULOS DE MEMORIA DEFECTUOSOS EN UN SISTEMA DE MEMORIA. EN UNA PARTICULAR PERSONIFICACION, UN NUMERO DE DISPONIBLES PUEDE SER PROVISTO EN CADA TARJETA DE MEMORIA QUE PERMITA UN PREDETERMINADO NUMERO DE MODULOS DEFECTUOSOS A SER REEMPLAZADOS EN UN ALMACEN DE PALABRAS. CON DOBLE BIT DE CORRECCION PROVISTO PARA EL ERROR QUE CORRIGE EL CODIGO LOGICO, UN NUMERO DE BITS PUEDE SER CORREGIDO EN UNA TARJETA O UN GRAN NUMERO DE BIT PUEDEN SER CORREGIDOS EN UN PAGO DE TARJETAS, DONDE EL GRAN NUMERO DE BITS ES ALGO MENOS QUE EL NUMERO…
UNA INSTALACION DE TRATAMIENTO DE DATOS.
(01/05/1986). Solicitante/s: HONEYWELL INFORMATION SYSTEMS INC..
INSTALACION DE TRATAMIENTO DE DATOS. CONSTA DE UNA UNIDAD CENTRAL DE TRATAMIENTO DE DATOS (CPU) , CONTROLADA POR PROGRAMAS ALMACENADOS EN UNA MEMORIA PRINCIPAL DINAMICA DE PALABRAS DE 16 BITIOS Y POR PROGRAMAS DE INSTRUCCIONES ALMACENADOS EN UNA MEMORIA FIJA CON PALABRAS DE 48 BITIOS; Y DE UN MICROORDENADOR COMO ORDENADOR DE ENTRADA-SALIDA, AL QUE ESTAN ASOCIADAS UNA MEMORIA FIJA DE PALABRAS DE 8 BITIOS, Y UNA MEMORIA DINAMICA DE ACCESO DIRECTO DE PALABRAS DE 8 BITIOS, LA PRIMERA DE LAS CUALES ALMACENA LAS RUTINAS DE PROGRAMACION NECESARIAS PARA LA PUESTA EN MARCHA Y LA SEGUNDA ALMACENA TABLAS, PROGRAMAS DE CONTROL DE COMUNICACIONES Y PROGRAMACION RESIDENTE PARA EMULAR UN CONTROLADOR.
UN METODO PARA COMPROBAR LA PROTECCION DE UNA MEMORIA DE ALMACENAMIENTO DE INFORMACION.
(16/12/1984). Solicitante/s: FUJITSU LIMITED.
METODO PARA COMPROBAR LA PROTECCION DE UNA MEMORIA DE ALMACENAMIENTO DE INFORMACION Y PERFECCIONAMIENTOS EN UN SISTEMA DE COMPROBACION DE ALMACENAMIENTO.CONSISTE EN: A) PRECOMPROBAR (Z, M) EL VALOR DE LA SOLICITUD DE ACCESO , LUEGO DE UNA SOLICITUD DE ACCESO EN LA REGION DE ALMACENAMIENTO ; Y B) EFECTUAR EL ACCESO A LA REGION DE ALMACENAMIENTO SIN LEER LA CLAVE DE ALMACENAMIENTO FUERA DEL ALMACENAMIENTO DE CLAVE , CUANDO LA CLAVE TIENE UN VALOR ESPECIFICO. CONSISTENTES EN PUERTAS LOGICAS (A1, A2, A3) DE FUNCION Y, QUE DAN UNA SEN/AL DE ADMISION DE CLAVE AL ALMACENAMIENTO DE CLAVE , Y UN CIRCUITO O PUERTA NO (N), PERTENECIENTES AL CIRCUITO DE COMPROBACION DE PROTECCION DE ALMACENAMIENTO.
