Codificación y descodificación de un código LDPC con tasa 18/30 (3/5) de longitud 64.800.
(25/01/2019) Aparato de procesamiento de datos que comprende:
una unidad de codificación configurada para codificar bits de información a un código comprobación de paridad de baja densidad, LDPC (Low Density Parity Check), que tiene una longitud de código de 64.800 bits y una tasa de codificación de 18/30 en base a una matriz de comprobación de paridad del código LDPC, en el que el código LDPC incluye bits de información y bits de paridad,
la matriz de comprobación de paridad incluye una parte de matriz de información de dimensión MxK correspondiente a los bits de información y una parte de matriz de paridad de dimensión MxM correspondiente a los bits de paridad, y en el que K = 38.880…
Método y aparato para codificar y método y aparato para decodificar un código LDPC de 64K y tasa 2/3.
(25/10/2017) Un aparato de codificación para llevar a cabo una codificación mediante un código de Comprobación de Paridad de Baja Densidad, LDPC, que comprende:
medios de codificación adaptados para llevar a cabo una codificación LDPC de bits de información en palabras de código LDPC que tienen una longitud de código de N ≥ 64.800 bits, una longitud de paridad de M ≥ 21.600 bits y una tasa de codificación de r ≥ 2/3;
en donde la codificación LDPC se lleva a cabo según una matriz de comprobación de paridad MxN del código LDPC, y dicha matriz de comprobación de paridad MxN incluye una matriz de paridad de dimensión MxM y una matriz de información de dimensión MxK, con K ≥ 43.200, en la que la matriz de paridad…
Patrón de permutación de bits para BICM con códigos LDPC de tasa 2/3 y constelaciones 256QAM.
(28/06/2017) Un aparato de procesamiento de datos , que comprende
una sección de sustitución para asignar mb bits de código, donde m ≥ 8 y un número entero positivo predeterminado b ≥ 2, a b símbolos de m bits de símbolo, en donde los mb bits se han obtenido codificando bits de información en una palabra de código de Control de Paridad de Baja Densidad , LDPC, con una longitud de código N de 64.800 y una tasa de codificación de 2/3, los bits de código de la palabra de código LDPC que están escritos en una dirección de columna de una unidad de almacenamiento para almacenar mb bits en una dirección de fila y N/ mb bits en la dirección de columna, donde los mb…
Intercalado de paridad y con torsión de columna para códigos LDPC.
(31/05/2017) Un aparto de procesamiento de datos configurado para procesar un código de comprobación de paridad de baja densidad, LDPC, como se ha prescrito en el estándar DVB-S.2 ETSI EN 302 307 V1.1.2, dicho aparato de procesamiento de datos que comprende:
un almacén configurado para almacenar bits de código del código LDPC en una dirección de fila y una dirección de columna,
una unidad de reordenación configurada
para reordenar los bits de código del código LDPC, el código LDPC que se genera según una matriz de comprobación de paridad que comprende una matriz de información y una matriz de paridad, la matriz de información que corresponde a bits de información del…
Aparato y método de decodificación para un código LDPC de 64K y tasa 2/3.
(17/05/2017) Un aparto de decodificación para decodificar palabras de código codificadas con Comprobación de Paridad de Baja Densidad, LDPC, que comprende:
una unidad de decodificación para decodificar una palabra de código LDPC en base a una matriz de comprobación de paridad, la palabra de código LDPC que tiene una longitud de código de N ≥ 64.800 bits y que se ha codificado según una tasa de codificación de r ≥ 2/3 usando la matriz de comprobación de paridad; en donde
la matriz de comprobación de paridad incluye una matriz de información HA M x K y una matriz de paridad HT M x M que es una parte que corresponde a bits de paridad de la palabra de código LDPC,
donde K ≥ Nr ≥ N-M ≥ 43.200, y una longitud de paridad de M ≥ 21.600;
la matriz de paridad HT que tiene una estructura de escalera, en la que los elementos…
Aparato y método de procesamiento de datos.
(06/01/2016) Un aparato de procesamiento de datos dispuesto en funcionamiento para recuperar bits de datos desde símbolos de datos recibidos desde un número predeterminado de señales de sub-portadora de un símbolo Multiplexado por División de Frecuencias Ortogonales, OFDM, y formar una corriente de bits de salida, comprendiendo el aparato de procesamiento de datos:
un desentrelazador de símbolos que puede funcionar para introducir por lectura en una memoria de entrelazador de símbolos el número predeterminado de símbolos de datos desde las señales de sub-portadora OFDM, y para extraer por lectura de la memoria de entrelazador de símbolos los símbolos de datos adentro…
Dispositivo de procesamiento de datos y método de procesamiento de datos.
(22/07/2015) Un dispositivo de procesamiento de datos que realiza la codificación de bits de información que comprende: una unidad de codificación que realiza la codificación de los bits de información en una palabra de código de un código de Control de Paridad de Baja Densidad, LDPC, que tiene una longitud de código de 4320 bits y una tasa codificada de 1/2 sobre la base de una matriz de control de paridad del código LDPC,
en donde la matriz de control de paridad incluye una matriz de información de 2160 filas x 2160 columnas y una matriz de paridad de 2160 filas x 2160 columnas,
en donde la matriz de paridad tiene una estructura escalonada, en la que los elementos están alineados en un modelo…
Aparato y método de procesamiento de datos.
(31/07/2013) Un receptor dispuesto en operación para la recuperación de bits de datos a partir de símbolos de datos recibidos apartir de un número predeterminado de señales sub-portadoras de símbolos Multiplexados por División de FrecuenciasOrtogonales (OFDM) y para formar un flujo de bits de salida, siendo el número predeterminado de señales subportadorasde los símbolos OFDM que se determina en función de uno entre una pluralidad de modos defuncionamiento, comprendiendo dicho receptor:
un desintercalador de símbolos dispuesto en operación para la recuperación de primeros conjuntos de símbolos dedatos a partir de primeros símbolos OFDM en función de un proceso de intercalado impar y de segundos conjuntos desímbolos de datos a partir de segundos símbolos OFDM en función de un proceso de intercalado par y para…
Aparato y método de procesamiento de datos.
(12/06/2013) Un transmisor para comunicar bits de datos mediante un número predeterminado de señales de sub-portadoras desímbolos Multiplexados por División de Frecuencias Ortogonales (OFDM), estando el número predeterminado de señales de sub-portadoras determinado en conformidad con uno de entre una pluralidad de modos de funcionamiento,
comprendiendo el transmisor:
un intercalador de paridad utilizable para realizar un intercalado de paridad sobre bits de datos codificados porControl de Paridad de Baja Densidad (LDPC) obtenidos mediante codificación LDPC de los bits de datos en conformidadcon una matriz de control de paridad de un código LDPC,…
Aparato y método de procesamiento de datos.
(22/03/2013) Un transmisor para comunicar bits de datos a través de un número predeterminado de señales de sub-portadorade un símbolo Multiplexado por División de Frecuencia Ortogonal (OFMD), comprendiendo el transmisor:
un intercalador de paridad, operable para realizar intercalación de paridad sobre bits de datos codificadospor Comprobación de Paridad de Baja Densidad (LDPC) obtenidos mediante codificación de LDPC de los bits dedatos de acuerdo con una matriz de comprobación de paridad de un código de LDPC, que incluye una matriz deparidad correspondiente a bits de paridad de un código de LDPC, teniendo la matriz de paridad una estructuragradual, de modo que un bit de paridad de los bits de datos codificados por LDPC es intercalado en una posición debit de paridad diferente,
una unidad de mapeo para mapear…