Gestión de memoria dinámica mejorada con minimización inteligente del consumo de corriente/potencia.
Sección de la CIP Física
(07/09/2016). Solicitante/s: QUALCOMM INCORPORATED. Clasificación: G06F12/00, G06F13/16, G06F1/32.
Un procedimiento para realizar la gestión de memoria dinámica, que comprende:
obtener un consumo de corriente/potencia en el estado de baja potencia para cada dispositivo de memoria volátil en una pluralidad de dispositivos de memoria volátil;
copiar los datos desde un primer conjunto de dispositivos de memoria volátil a un segundo conjunto de dispositivos de memoria volátil, donde el segundo conjunto de dispositivos de memoria volátil tiene un consumo más bajo de corriente/potencia del estado de baja potencia que el primer conjunto de dispositivos de memoria volátil; y colocar el primer conjunto de dispositivos de memoria volátil en un estado apagado para reducir el consumo de energía.
PDF original: ES-2602287_T3.pdf
ESTRUCTURA DE BUS ESCALABLE.
(09/01/2012) Un procedimiento de comunicación entre un componente emisor y un componente receptor por medio de un bus , comprendiendo el bus canales primero (108, 108 a-d) y segundo (110, 110a-b), en el que cada uno de los canales primero y segundo comprende una pluralidad de subcanales (108a d), comprendiendo el procedimiento:
emitir desde el componente emisor por el primer canal información de dirección de primera lectura y escritura, señales de control de primera lectura y escritura, y datos de primera operación de escritura, en el que el componente emisor emite una porción de la información de dirección de la…
MINIMIZACIÓN DE LAS BARRERAS DE MEMORIA CUANDO SE IMPONEN SOLICITUDES FUERTEMENTE ORDENADAS EN UN SISTEMA DE PROCESAMIENTO DÉBILMENTE ORDENADO.
(22/06/2011) Un sistema procesador débilmente ordenado que comprende: una pluralidad de dispositivos de memoria; una pluralidad de procesadores , estando configurado cada uno de los procesadores para generar solicitudes de acceso a la memoria dirigidas a uno o más de los dispositivos de memoria; y una interconexión de bus configurada para interconectar los procesadores con los dispositivos de memoria, estando configurada la interconexión de bus, además, para imponer una restricción de ordenación para una solicitud fuertemente ordenada de acceso a la memoria procedente de un procesador de origen dirigida a un dispositivo de memoria de destino enviando una barrera de memoria a cada dispositivo de memoria que no sea el dispositivo de memoria de destino y que sea accesible por el procesador de origen, salvo aquellos dispositivos de…
ESTRUCTURA DE BUS ESCALABLE.
(09/12/2010) Un procedimiento de comunicación entre un componente emisor y un componente receptor por medio de un bus , comprendiendo el bus canales primero (108, 108 a-d) y segundo (110, 110a-b), en el que cada uno de los canales primero y segundo comprende una pluralidad de subcanales (108a-d), comprendiendo el procedimiento: emitir desde el componente emisor por el primer canal información de dirección de primera lectura y escritura, señales de control de primera lectura y escritura, y datos de primera escritura, en el que el componente emisor emite una porción de la información de la primera dirección de escritura por un primero (108a) de los subcanales durante un primer periodo temporal de manera concurrente con una porción de…
ESQUEMA DE ARBITRAJE DE ACCESO A BUS.
(09/03/2010) Un sistema de procesamiento, que comprende:
un bus ;
una pluralidad de procesadores acoplados al bus; y
un árbitro de bus configurado para asignar una ponderación de segundo nivel a uno o más de los procesadores y para conceder de manera secuencial acceso al bus al uno o más procesadores que presentan una ponderación de segundo nivel durante una parte inicial de un intervalo de bus en base a las ponderaciones de segundo nivel asignadas, estando configurado además el árbitro de bus para conceder acceso al bus a uno cualquiera de los procesadores durante la parte inicial del intervalo de bus como respuesta a una solicitud…
ESTRUCTURA DE BUS DE DOS CANALES DE DIRECCIONES MULTIPLES.
(01/03/2009) Un procedimiento de comunicación entre un componente de envío y un componente de recepción a través de un bus , comprendiendo el bus un primer y un segundo canal , teniendo cada uno de los canales una pluralidad de líneas, comprendiendo el procedimiento y estando caracterizado por: emitir desde el componente de envío ubicaciones de direcciones múltiples y escribir datos sobre el primer canal , en el que las ubicaciones de direcciones múltiples incluyen dos o más ubicaciones de direcciones seleccionadas de una pluralidad de ubicaciones de direcciones de lectura o una pluralidad de ubicaciones de direcciones de escritura, en el que el componente de envío emite ubicaciones de direcciones múltiples al mismo tiempo; almacenar los datos de escritura emitidos sobre el primer canal en el componente de recepción basándose en las ubicaciones de direcciones…