MINIMIZACIÓN DE LAS BARRERAS DE MEMORIA CUANDO SE IMPONEN SOLICITUDES FUERTEMENTE ORDENADAS EN UN SISTEMA DE PROCESAMIENTO DÉBILMENTE ORDENADO.

Un sistema procesador débilmente ordenado (100) que comprende:

una pluralidad de dispositivos (104) de memoria; una pluralidad de procesadores (102), estando configurado cada uno de los procesadores para generar solicitudes de acceso a la memoria dirigidas a uno o más de los dispositivos de memoria; y una interconexión (108) de bus configurada para interconectar los procesadores con los dispositivos de memoria, estando configurada la interconexión de bus, además, para imponer una restricción de ordenación para una solicitud fuertemente ordenada de acceso a la memoria procedente de un procesador de origen dirigida a un dispositivo de memoria de destino enviando una barrera de memoria a cada dispositivo de memoria que no sea el dispositivo de memoria de destino y que sea accesible por el procesador de origen, salvo aquellos dispositivos de memoria que no tienen solicitudes de acceso a la memoria pendientes de ejecución procedentes del procesador de origen, habiendo de recibir, además, la interconexión de bus un acuse de recibo de la barrera de memoria procedente de cada dispositivo de memoria que no sea el dispositivo de memoria de destino y de enviar la solicitud fuertemente ordenada de acceso a la memoria al dispositivo de memoria de destino después de que se recibe el acuse de recibo de la barrera de memoria procedente de cada dispositivo de memoria que no es el dispositivo de memoria de destino

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/US2006/010953.

Solicitante: QUALCOMM INCORPORATED.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 5775 MOREHOUSE DRIVE SAN DIEGO, CALIFORNIA 92121 ESTADOS UNIDOS DE AMERICA.

Inventor/es: HOFMANN,RICHARD GERARD, GANASAN,JAYA PRAKASH SUBRAMANIAM, DIEFFENDERFER,JAMES NORRIS, SARTORIUS,Thomas, SPEIER,Thomas,Philip.

Fecha de Publicación: .

Fecha Solicitud PCT: 23 de Marzo de 2006.

Clasificación PCT:

  • G06F13/16 SECCION G — FISICA.G06 COMPUTO; CALCULO; CONTEO.G06F TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores en los que una parte del cálculo se efectúa hidráulica o neumáticamente G06D, ópticamente G06E; sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de tratamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16). › para el acceso al bus de memoria (G06F 13/28 tiene prioridad).
  • G06F9/38 G06F […] › G06F 9/00 Disposiciones para el control por programa, p. ej. unidad de control (control por programa para dispositivos periféricos G06F 13/10). › Ejecución simultánea de instrucciones, p. ej. segmentación, anticipación.

Países PCT: Austria, Bélgica, Suiza, Alemania, Dinamarca, España, Francia, Reino Unido, Grecia, Italia, Liechtensein, Luxemburgo, Países Bajos, Suecia, Mónaco, Portugal, Irlanda, Eslovenia, Finlandia, Rumania, Chipre, Lituania, Letonia.

PDF original: ES-2361852_T3.pdf

 


Fragmento de la descripción:

La presente solicitud de patente reivindica prioridad con respecto a la solicitud provisional nº 60/665.000, titulada “Method and Apparatus for Suppressing Unnecessary Memory Barrier Bus Operations”, presentada el 23 de marzo de 2005 y transferida al cesionario de la presente.

Antecedentes

Campo

La presente revelación versa en general acerca de sistemas procesadores, y, más en particular, acerca de un procedimiento y un aparato para minimizar las barreras de memoria cuando se imponen solicitudes fuertemente ordenadas en un sistema procesador débilmente ordenado.

Antecedentes

Los ordenadores y otros sistemas procesadores modernos han revolucionado la industria electrónica permitiendo que se lleven a cabo tareas sofisticadas con solo algunas pulsaciones de tecla en un teclado. Estas tareas sofisticadas implican, a menudo, varios dispositivos que se comunican entre sí de una manera rápida y eficiente usando un bus. El bus proporciona un enlace compartido de comunicaciones entre los dispositivos de un sistema procesador.

Los tipos de dispositivos conectados a un bus en un sistema procesador pueden variar dependiendo de la aplicación particular. Típicamente, los dispositivos emisores del bus pueden ser procesadores, y los dispositivos receptores del bus pueden ser dispositivos de memoria o dispositivos con mapa de memoria. En estos sistemas, los procesadores logran a menudo beneficios de rendimiento permitiendo que las operaciones de memoria se ejecuten fuera de orden. Por ejemplo, una secuencia de operaciones de memoria podría ser reordenada para permitir que todas las operaciones a la misma página de memoria se ejecuten antes de que se abra una nueva página. Los sistemas procesadores a los que se les permite reordenar las operaciones de memoria se denominan generalmente sistemas procesadores “débilmente ordenados”.

En ciertos casos, la reordenación de las operaciones de memoria puede afectar de forma imprevisible el comportamiento del programa. Por ejemplo, es posible que una aplicación requiera que un procesador escriba datos a memoria antes de que el procesador lea de esa ubicación de memoria. En un sistema procesador débilmente ordenado, no hay garantía alguna de que ocurra esto. Es posible que este resultado sea inaceptable.

Se han empleado diversas técnicas para ejecutar operaciones ordenadas de memoria en un sistema procesador débilmente ordenado. Una técnica es, simplemente, retardar ciertas operaciones de memoria hasta que se ejecutan todas las operaciones de memoria anteriores a una dada. En el ejemplo anterior, el procesador puede demorar la emisión de una solicitud de lectura hasta que reciba una indicación que garantice que los datos se han escrito en la ubicación de memoria. Otra técnica es usar una instrucción de bus denominada barrera de memoria cuando se requiere una operación ordenada de memoria. Puede usarse una “barrera de memoria” para garantizar que todas las solicitudes de acceso a la memoria emitidas por un procesador antes de la barrera de memoria son ejecutadas antes que todas las solicitudes de acceso a la memoria emitidas por el procesador después de la barrera de memoria. Nuevamente, como en el ejemplo anterior, el procesador podría enviar una barrera de memoria a la memoria antes de emitir una solicitud de lectura. Esto garantizaría que el procesador escribe a la memoria antes de que lea de la misma ubicación de memoria.

Ambas técnicas son efectivas, pero ineficientes desde una perspectiva del rendimiento del sistema. La barrera de memoria puede ser particularmente ineficiente en los sistemas procesadores con múltiples dispositivos de memoria. En estos sistemas procesadores, el procesador tendría que emitir una barrera de memoria a cada dispositivo de memoria al que pueda acceder antes de imponer una restricción de ordenación en las operaciones de memoria. Así, sigue existiendo la necesidad de procedimientos más eficientes para llevar a cabo operaciones ordenadas de memoria en un sistema procesador débilmente ordenado.

Se llama la atención sobre el documento US-B1-6 275 913, que proporciona un procedimiento para mantener la ordenación de las solicitudes de memoria distribuidas entre múltiples controladores de memoria. Este procedimiento actúa dentro de un sistema que recibe una solicitud de memoria en un primer controlador de memoria. Esta solicitud de memoria incluye una etiqueta de origen que indica una fuente de la que se originó la solicitud de memoria. (Por ejemplo, una etiqueta de origen puede identificar un procesador o un acelerador gráfico). Acto seguido, el sistema compara la etiqueta de origen con las etiquetas de origen para las solicitudes de memoria pendientes en un segundo controlador de memoria para determinar si el segundo controlador de memoria contiene alguna solicitud de memoria pendiente procedente del mismo origen. Obsérvese que las etiquetas de origen para el segundo controlador de memoria se almacenan dentro del primer controlador de memoria. Si el segundo controlador de memoria contiene solicitudes de memoria pendientes procedentes del mismo origen, el sistema impide que la solicitud de memoria sea emitida desde el primer controlador de memoria hasta que se completen las solicitudes de memoria pendientes procedentes del mismo origen dentro del segundo controlador de memoria. Por último, el sistema emite la solicitud de memoria procedente del primer controlador de memoria a una primera memoria de acceso aleatorio acoplada al primer controlador de memoria.

Se llama la atención también sobre el documento US-A-6 038 646, que describe una interfaz de memoria que se proporciona entre un procesador y un subsistema de memoria que es capaz de múltiples transacciones o accesos concurrentes. La interfaz entre el procesador y la memoria lleva operaciones de lectura y escritura, así como operaciones “barrera”, señalando una operación barrera la imposibilidad de reordenación de las operaciones. En una variación, la interfaz de memoria es una interfaz con uno o más dispositivos de entrada/salida (I/O) con mapa de memoria o dispositivos de cálculo.

Resumen

Según la presente invención, se proporcionan un sistema procesador débilmente ordenado, tal como se expone en la reivindicación 1, una interconexión de bus, tal como se expone en la reivindicación 10, y un procedimiento de imposición de solicitudes fuertemente ordenadas de acceso a la memoria en un sistema procesador débilmente ordenado, tal como se expone en la reivindicación 16. En las reivindicaciones dependientes se reivindican realizaciones preferentes de la invención.

Se da a conocer un aspecto de un sistema procesador débilmente ordenado. El sistema procesador incluye una pluralidad de dispositivos de memoria, una pluralidad de procesadores, estando configurado cada uno de los procesadores para generar solicitudes de acceso a la memoria dirigidas a uno o más de los dispositivos de memoria; y una interconexión de bus configurada para interconectar los procesadores con los dispositivos de memoria. La interconexión de bus está configurada, además, para imponer una restricción de ordenación para una solicitud fuertemente ordenada de acceso a la memoria procedente de un procesador de origen dirigida a un dispositivo de memoria de destino enviando una barrera de memoria a cada uno de los otros dispositivos de memoria accesibles por el procesador de origen, salvo aquellos dispositivos de memoria de los que la interconexión de bus puede confirmar que no tienen solicitudes de acceso a la memoria pendientes de ejecución procedentes del procesador de origen.

Se da a conocer otro aspecto de un sistema procesador débilmente ordenado. El sistema débilmente ordenado incluye una pluralidad de dispositivos de memoria, una pluralidad de procesadores, estando configurado cada uno de los procesadores para generar solicitudes de acceso a la memoria dirigidas a uno o más de los dispositivos de memoria, y una interconexión de bus. La interconexión de bus incluye medios para interconectar los procesadores con los dispositivos de memoria, y medios para imponer una restricción de ordenación de una solicitud fuertemente ordenada de acceso a la memoria procedente del procesador de origen dirigida al dispositivo de memoria de destino enviando una barrera de memoria a cada uno de los otros dispositivos de memoria accesibles por el procesador, salvo aquellos dispositivos de memoria de los que la interconexión de bus puede confirmar que no tienen solicitudes de acceso a la memoria pendientes de ejecución procedentes del procesador de origen.

Se da a conocer un aspecto... [Seguir leyendo]

 


Reivindicaciones:

1. Un sistema procesador débilmente ordenado (100) que comprende:

una pluralidad de dispositivos (104) de memoria;

una pluralidad de procesadores (102), estando configurado cada uno de los procesadores para generar solicitudes de acceso a la memoria dirigidas a uno o más de los dispositivos de memoria; y

una interconexión (108) de bus configurada para interconectar los procesadores con los dispositivos de memoria, estando configurada la interconexión de bus, además, para imponer una restricción de ordenación para una solicitud fuertemente ordenada de acceso a la memoria procedente de un procesador de origen dirigida a un dispositivo de memoria de destino enviando una barrera de memoria a cada dispositivo de memoria que no sea el dispositivo de memoria de destino y que sea accesible por el procesador de origen, salvo aquellos dispositivos de memoria que no tienen solicitudes de acceso a la memoria pendientes de ejecución procedentes del procesador de origen, habiendo de recibir, además, la interconexión de bus un acuse de recibo de la barrera de memoria procedente de cada dispositivo de memoria que no sea el dispositivo de memoria de destino y de enviar la solicitud fuertemente ordenada de acceso a la memoria al dispositivo de memoria de destino después de que se recibe el acuse de recibo de la barrera de memoria procedente de cada dispositivo de memoria que no es el dispositivo de memoria de destino.

2. El sistema procesador débilmente ordenado (100) de la reivindicación 1 en el que cada dispositivo de memoria que no es el dispositivo de memoria de destino y que recibe una barrera de memoria está configurado para ejecutar cualquier solicitud de acceso a la memoria pendiente de ejecución procedente del procesador de origen.

3. El sistema procesador débilmente ordenado (100) de la reivindicación 1 en el que la interconexión de bus está configurada, además, para controlar una señal dirigida a cada dispositivo de memoria que no es el dispositivo de memoria de destino y que es accesible por el procesador, y para confirmar, a partir de sus respectivas señales, qué dispositivos de memoria no tienen solicitudes de acceso a la memoria pendientes de ejecución.

4. El sistema procesador débilmente ordenado (100) de la reivindicación 3 en el que la interconexión de bus está configurada, además, para forzar a la señal dirigida a uno de los dispositivos de memoria que no es el dispositivo de memoria de destino y que es accesible por el procesador a un primer estado en respuesta a una barrera de memoria para el procesador de origen que es enviada por la interconexión de bus a dicho uno de los dispositivos de memoria, estando configurada la interconexión de bus, además, para confirmar que dicho uno de los dispositivos de memoria no tiene ninguna solicitud de acceso a la memoria pendiente de ejecución cuando se fuerza la señal al primer estado.

5. El sistema procesador débilmente ordenado (100) de la reivindicación 4 en el que la interconexión de bus está configurada, además, para forzar a la señal a un segundo estado en respuesta a una solicitud débilmente ordenada de acceso a la memoria procedente del procesador de origen dirigida a dicho uno de los dispositivos de memoria.

6. El sistema procesador débilmente ordenado (100) de la reivindicación 3 en el que la interconexión de bus está configurada, además, para forzar a la señal dirigida a uno de los dispositivos de memoria que no es el dispositivo de memoria de destino y que es accesible por el procesador a un primer estado en respuesta a la información de retorno procedente de dicho uno de los dispositivos de memoria de que no hay ninguna solicitud de acceso a la memoria pendiente de ejecución procedente del procesador de origen dirigida a dicho uno de los dispositivos de memoria, estando configurada la interconexión de bus, además, para confirmar que dicho uno de los dispositivos de memoria no tiene ninguna solicitud de acceso a la memoria pendiente de ejecución cuando la señal es forzada al primer estado.

7. El sistema procesador débilmente ordenado (100) de la reivindicación 6 en el que la interconexión de bus está configurada, además, para forzar a la señal a un segundo estado en respuesta a una solicitud débilmente ordenada de acceso a la memoria procedente del procesador de origen dirigida a dicho uno de los dispositivos de memoria.

8. El sistema procesador débilmente ordenado (100) de la reivindicación 1 en el que la interconexión de bus está configurada, además, para imponer una restricción de ordenación para una solicitud fuertemente ordenada de acceso a la memoria procedente de un procesador de origen dirigida a un dispositivo de memoria de destino enviando la solicitud fuertemente ordenada de acceso a la memoria junto con un atributo de memoria al dispositivo de memoria de destino, indicando el atributo de memoria que la solicitud de acceso a memoria es fuertemente ordenada.

9. El sistema procesador débilmente ordenado (100) de la reivindicación 1, teniendo la interconexión de bus:

medios (202, 204, 206, 208) para interconectar los procesadores con los dispositivos de memoria; y

medios (306) para imponer una restricción de ordenación de la solicitud fuertemente ordenada de acceso a la memoria procedente del procesador de origen dirigida al dispositivo de memoria de destino, incluyendo los medios de imposición:

medios (308, 310) para enviar la barrera de memoria a cada dispositivo de memoria que no sea el dispositivo de memoria de destino y que sea accesible por el procesador, salvo aquellos dispositivos de memoria que no tengan solicitudes de acceso a la memoria pendientes de ejecución procedentes del procesador de origen;

medios (308; 318) para recibir acuse de recibo de la barrera de memoria procedente de cada dispositivo de memoria que no sea el dispositivo de memoria de destino; y

medios (308) para enviar la solicitud fuertemente ordenada de acceso a la memoria al dispositivo de memoria de destino después de recibir el acuse de recibo de la barrera de memoria procedente de cada dispositivo de memoria que no es el dispositivo de memoria de destino.

10. Una interconexión (108) de bus que comprende:

un conmutador (206) de bus configurado para interconectar una pluralidad de procesadores (102) con una pluralidad de dispositivos (104) de memoria en un sistema procesador débilmente ordenado (100), en la que cada uno de los procesadores está configurado para generar solicitudes de acceso a la memoria dirigidas a uno o más de los dispositivos de memoria; y

un controlador (208) configurado para imponer una restricción de ordenación para una solicitud fuertemente ordenada de acceso a la memoria procedente de un procesador de origen dirigida a un dispositivo de memoria de destino enviando una barrera de memoria a cada dispositivo de memoria que no sea el dispositivo de memoria de destino y que sea accesible por el procesador de origen, salvo aquellos dispositivos de memoria que no tienen solicitudes de acceso a la memoria pendientes de ejecución procedentes del procesador de origen, estando configurado el controlador, además, para recibir un acuse de recibo de la barrera de memoria procedente de cada dispositivo de memoria que no es el dispositivo de memoria de destino y para enviar la solicitud fuertemente ordenada de acceso a la memoria al dispositivo de memoria de destino después de que se recibe el acuse de recibo de la barrera de memoria procedente de cada dispositivo de memoria que no es el dispositivo de memoria de destino.

11. La interconexión (108) de bus de la reivindicación 10 en la que el controlador (208) está configurado, además, para controlar una señal dirigida a cada dispositivo de memoria que no es el dispositivo de memoria de destino y que es accesible por el procesador, y para confirmar, a partir de sus respectivas señales, cuáles de esos dispositivos de memoria no tienen solicitudes de acceso a la memoria pendientes de ejecución.

12. La interconexión (108) de bus de la reivindicación 11 en la que el controlador (208) está configurado, además, para forzar a la señal dirigida a uno de los dispositivos de memoria que no es el dispositivo de memoria de destino y que es accesible por el procesador a un primer estado en respuesta a una barrera de memoria para el procesador de origen que es enviada por la interconexión de bus a dicho uno de los dispositivos de memoria, estando configurado el controlador, además, para confirmar que dicho uno de los dispositivos de memoria no tiene ninguna solicitud de acceso a la memoria pendiente de ejecución cuando se fuerza la señal al primer estado.

13. La interconexión (108) de bus de la reivindicación 12 en la que el controlador (208) está configurado, además, para forzar a la señal a un segundo estado en respuesta a una solicitud débilmente ordenada de acceso a la memoria procedente del procesador de origen dirigida a dicho uno de los dispositivos de memoria.

14. La interconexión (108) de bus de la reivindicación 11 en la que el controlador (208) está configurado, además, para forzar a la señal dirigida a uno de los dispositivos de memoria que no es el dispositivo de memoria de destino y que es accesible por el procesador a un primer estado en respuesta a la información de retorno procedente de dicho uno de los dispositivos de memoria de que no hay ninguna solicitud de acceso a la memoria pendiente de ejecución procedente del procesador de origen dirigida a dicho uno de los dispositivos de memoria, estando configurado el controlador, además, para confirmar que dicho uno de los dispositivos de memoria no tiene ninguna solicitud de acceso a la memoria pendiente de ejecución cuando la señal es forzada al primer estado.

15. La interconexión (108) de bus de la reivindicación 14 en la que el controlador (208) está configurado, además, para forzar a la señal a un segundo estado en respuesta a una solicitud débilmente ordenada de acceso a la memoria procedente del procesador de origen dirigida a dicho uno de los dispositivos de memoria.

16. Un procedimiento de imposición de solicitudes fuertemente ordenadas de acceso a la memoria en un sistema procesador débilmente ordenado (100) que comprende:

recibir, de una pluralidad de procesadores (102), solicitudes de acceso a la memoria para una pluralidad de dispositivos (104) de memoria, siendo una de las solicitudes de acceso a la memoria procedente de un procesador de origen dirigida a un dispositivo de memoria de destino una solicitud fuertemente ordenada de acceso a la memoria;

enviar una barrera de memoria a cada dispositivo de memoria que no es el dispositivo de memoria de destino y que es accesible por el procesador de origen, salvo aquellos dispositivos de memoria que no tengan solicitudes de acceso a la memoria pendientes de ejecución procedentes del procesador de origen;

recibir un acuse de recibo de la barrera de memoria procedente de cada dispositivo de memoria que no es el dispositivo de memoria de destino; y

enviar la solicitud fuertemente ordenada de acceso a la memoria al dispositivo de memoria de destino después de que se recibe el acuse de recibo de la barrera de memoria procedente de cada dispositivo de memoria que no es el dispositivo de memoria de destino para imponer una restricción de ordenación para la solicitud fuertemente ordenada de acceso a la memoria.

17. El procedimiento de la reivindicación 16 en el que la solicitud fuertemente ordenada se impone controlando una señal dirigida a cada dispositivo de memoria que no es el dispositivo de memoria de destino y que es accesible por el procesador, y confirmando, a partir de sus respectivas señales, cuáles de esos dispositivos de memoria no tienen solicitudes de acceso a la memoria pendientes de ejecución.

18. El procedimiento de la reivindicación 17 en el que la solicitud fuertemente ordenada se impone forzando a la señal dirigida a uno de los dispositivos de memoria que no es el dispositivo de memoria de destino y que es accesible por el procesador a un primer estado en respuesta a una barrera de memoria para el procesador de origen que es enviada por la interconexión de bus a dicho uno de los dispositivos de memoria, basándose en la señal forzada al primer estado la confirmación de que dicho uno de los dispositivos de memoria no tiene ninguna solicitud de acceso a la memoria pendiente de ejecución.

19. El procedimiento de la reivindicación 18 en el que la solicitud fuertemente ordenada se impone forzando a la señal a un segundo estado en respuesta a una solicitud débilmente ordenada de acceso a la memoria procedente del procesador de origen dirigida a dicho uno de los dispositivos de memoria.

20. El procedimiento de la reivindicación 17 en el que la solicitud fuertemente ordenada se impone forzando a la señal dirigida a uno de los dispositivos de memoria que no es el dispositivo de memoria de destino y que es accesible por el procesador a un primer estado en respuesta a la información de retorno procedente de dicho uno de los dispositivos de memoria de que no hay ninguna solicitud de acceso a la memoria pendiente de ejecución procedente del procesador de origen dirigida a dicho uno de los dispositivos de memoria, basándose en la señal forzada al primer estado la confirmación de que dicho uno de los dispositivos de memoria no tiene ninguna solicitud de acceso a la memoria pendiente de ejecución.

21. El procedimiento de la reivindicación 20 en el que la solicitud fuertemente ordenada se impone forzando a la señal a un segundo estado en respuesta a una solicitud débilmente ordenada de acceso a la memoria procedente del procesador de origen dirigida a dicho uno de los dispositivos de memoria.

 

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