ESTRUCTURA DE BUS ESCALABLE.

La presente revelación versa, en general, acerca de sistemas digitales y, más específicamente, acerca de una estructura de bus escalable. Antecedentes Los ordenadores han revolucionado la industria de la electrónica al permitir que se lleven a cabo con rapidez sofisticadas tareas de procesamiento. Estas sofisticadas tareas pueden llevarse a cabo con sistemas que contienen un elevado número de componentes complejos que se comunican entre sí de manera rápida y eficiente usando un bus. Un bus es un canal o una vía entre componentes en un ordenador, un subsistema informático, un sistema informático u otro sistema electrónico. Muchos buses residentes en un ordenador se han implementado tradicionalmente como buses compartidos. Un bus compartido proporciona un medio para que cualquier número de componentes se comuniquen por una vía o canal común. En años recientes, la tecnología del bus compartido se ha visto complementada con las conexiones de conmutación punto a punto. Las conexiones de conmutación punto a punto proporcionan una conexión directa entre dos componentes del bus mientras se comunican entre sí. Pueden usarse múltiples enlaces directos para permitir que varios componentes se comuniquen a la vez. Una configuración común para un ordenador incluye un microprocesador con memoria del sistema. Puede usarse un bus de sistema con un ancho de banda elevado para dar soporte a comunicaciones entre ambos. Además, también puede haber un bus para periféricos que se usa para transferir datos a los periféricos. En algunos casos, también puede haber un bus de configuración, que se usa con el fin de programar recursos diversos. Pueden usarse puentes para transferir datos de manera eficiente entre los buses con ancho de banda mayor y menor, así como para proporcionar la necesaria traducción de protocolos. Cada uno de estos buses ha sido implementado con protocolos diferentes y pueden tener una amplia variación en los requisitos de prestaciones entre ellos. El uso de estructuras de buses múltiples en un ordenador ha proporcionado durante muchos años una solución viable. Sin embargo, a medida que la superficie y la potencia se presentan como las consideraciones fundamentales del diseño para los circuitos integrados, se está haciendo cada vez más deseable reducir la complejidad de la estructura del bus. El documento US 5944805 revela la transferencia de datos por un canal de direcciones. El documento GB 2362735 revela la provisión de una pluralidad de canales, siendo cada uno objeto de operación por separado. Resumen Según la invención, se proporciona un procedimiento de comunicación entre un componente emisor y un componente receptor por un bus, según la reivindicación 1; y se proporciona un sistema de procesamiento según la reivindicación 11. El procedimiento puede incluir, además, almacenar los datos de escritura emitidos por el primer canal en el componente receptor en base a la información de la dirección de escritura y de las señales de control de la escritura, recuperar los datos de lectura del componente receptor en base a la información de la dirección de lectura y de las señales de control de la lectura, y emitir desde el componente receptor los datos de lectura recuperados por el segundo canal. Los medios de emisión pueden ser adicionalmente configurados para transmitir una señal al componente receptor, de modo tal que el componente receptor pueda distinguir entre la información de la dirección de lectura y de escritura, las señales de control de lectura y de escritura, y la emisión de los datos de escritura por el primer canal. El sistema de procesamiento puede incluir un bus que tiene canales primero y segundo. El sistema de procesamiento puede incluir medios emisores para emitir por el primer canal información de la dirección de lectura y escritura, señales de control de lectura y escritura y datos de escritura. El sistema de procesamiento puede incluir, además, medios receptores para almacenar los datos de escritura emitidos por el primer canal en base a la información de la dirección de escritura y de las señales de control de escritura, recuperar datos de lectura en base a la información de la dirección de lectura y a las señales de control de lectura, y emitir los datos de lectura recuperados por el segundo canal al componente emisor. Los medios emisores pueden incluir, además, medios para transmitir una señal a los medios receptores, de manera que los medios receptores puedan distinguir entre la información de dirección de lectura y escritura, las señales de control de lectura y escritura y los datos de escritura emitidos por el primer canal. Se entiende que otras realizaciones de la presente invención se harán inmediatamente evidentes a los expertos en la técnica a partir de la siguiente descripción detallada, en la que se muestran y se describen diversas realizaciones 2   de la invención a título de ilustración. Como se apreciará, la invención es susceptible de otras realizaciones diferentes, y sus varios detalles son susceptibles de modificación en otros diversos aspectos, todos sin apartarse del ámbito de la presente invención. En consecuencia, debe considerarse que los dibujos y la descripción detallada tienen naturaleza ilustrativa y no restrictiva. Breve descripción de los dibujos Los aspectos de la presente invención se ilustran a título de ejemplo y no a título de limitación en los dibujos adjuntos, en los que: la FIG. 1 es un diagrama conceptual en bloques que ilustra un ejemplo de una conexión punto a punto por un bus de dos canales entre dos componentes en un sistema de procesamiento; la FIG. 2 es un cronograma que muestra una operación de lectura y escritura entre dos componentes en un sistema de procesamiento que tiene una conexión punto a punto por un bus de dos canales; la FIG. 3 es un diagrama conceptual de bloques que ilustra un ejemplo de una conexión punto a punto por un bus de dos canales de altas prestaciones entre dos componentes en un sistema de procesamiento; la FIG. 4 es un diagrama conceptual en bloques que ilustra la naturaleza multiplexada por división de tiempo del bus de altas prestaciones de la FIG. 3; la FIG. 5 es un diagrama conceptual en bloques que ilustra un ejemplo de una conexión punto a punto por un bus de dos canales de bajo ancho de banda entre dos componentes en un sistema de procesamiento; la FIG. 6 es un diagrama conceptual en bloques que ilustra la naturaleza multiplexada por división de tiempo del bus de bajo ancho de banda de la FIG. 5; y la FIG. 7 es un diagrama conceptual en bloques que ilustra un ejemplo de una conexión punto a punto entre un componente de altas prestaciones y un componente de bajo ancho de banda por medio de un puente. Descripción detallada La descripción detallada expuesta en lo que sigue en relación con los dibujos adjuntos se concibe como una descripción de diversas realizaciones de la presente invención, y no se contempla que represente las únicas realizaciones en las que puede ponerse en práctica la presente invención. La descripción detallada incluye detalles específicos con el fin de proporcionar una comprensión minuciosa de la presente invención. Sin embargo, resultará evidente para las personas expertas en la técnica que la presente invención puede ponerse en práctica sin estos detalles específicos. En algunos casos, se muestran en forma de diagrama en bloques estructuras y componentes bien conocidos para evitar oscurecer los conceptos de la presente invención. Los acrónimos y otra terminología descriptiva pueden usarse simplemente por comodidad y claridad, y no se contempla que limiten el ámbito de la invención. Diversos componentes en un sistema de procesamiento pueden comunicarse por un bus. El bus puede ser escalable, en términos del ancho y de la frecuencia del reloj para dar soporte a los requisitos de ancho de banda de los diversos componentes. El bus también puede usar una arquitectura y un protocolo de señalización comunes para todas las configuraciones escalables. Esto puede lograrse reduciendo el protocolo de señalización del bus únicamente a aquellas señales necesarias ya sea para transmitir o para recibir información. El bus puede estar configurado con un canal de transmisión que proporciona un medio genérico para emitir información desde un componente emisor a un componente receptor usando el mismo protocolo de señalización de manera multiplexada por división de tiempo. Un canal de recepción también puede usar el mismo protocolo de señalización para emitir información desde el componente receptor al componente emisor. La FIG. 1 es un diagrama conceptual en bloques que ilustra este concepto fundamental. Se muestra una conexión punto a punto por un bus entre dos componentes en un sistema de procesamiento. El sistema 100 de procesamiento puede ser una colección de componentes que cooperan para... [Seguir leyendo]

1. Un procedimiento de comunicación entre un componente emisor (102) y un componente receptor (104) por medio de un bus (106), comprendiendo el bus canales primero (108, 108 a-d) y segundo (110, 110a-b), en el que cada uno de los canales primero y segundo comprende una pluralidad de subcanales (108a d), comprendiendo el procedimiento: emitir desde el componente emisor por el primer canal información de dirección de primera lectura y escritura, señales de control de primera lectura y escritura, y datos de primera operación de escritura, en el que el componente emisor emite una porción de la información de dirección de la primera operación de escritura por un primer subcanal de los subcanales (108a) durante un primer periodo temporal (401) de manera concurrente con una porción de las señales de control de escritura de la primera operación por un segundo subcanal de los subcanales (108b) y una porción de los datos de escritura de la primera operación por un tercer subcanal de los subcanales (108c) durante el mismo primer periodo temporal; emitir, a continuación, desde el componente emisor, por el primer canal, información de dirección de la operación primera y segunda y señales de control de lectura de la primera operación; en el que el componente emisor emite una porción de la información de la dirección de lectura de la primera operación por el primero de los subcanales (108a) durante un segundo periodo temporal (403) de manera concurrente con una porción de las señales de control de lectura de la primera operación por el segundo (108b) de los subcanales, y una porción de la información de dirección de lectura de la segunda operación por el tercero de los subcanales (108c) durante el mismo segundo periodo temporal; transmitir una señal desde el componente emisor al componente receptor de tal modo que el componente receptor pueda distinguir entre la información de dirección de lectura y de escritura, las señales de control de lectura y escritura y los datos de escritura emitidos por el primer canal; almacenar la emisión de datos de escritura primera por el primer canal en el componente receptor en base a la información de dirección de la primera escritura y a las señales de control de la primera escritura; recuperar datos de lectura del componente receptor en base a la información de dirección de lectura y a las señales de control de lectura; y emitir desde el componente receptor los datos recuperados de lectura por el segundo canal. 2. El procedimiento de la reivindicación 1, en el que el primer periodo temporal es un ciclo de reloj, y el segundo periodo temporal es un ciclo de reloj que sigue inmediatamente al primer periodo temporal. 3. El procedimiento de la reivindicación 1, que comprende adicionalmente que el componente emisor emite una parte de la señal de control de lectura de la segunda operación por un cuarto de los subcanales durante el segundo periodo temporal (403). 4. El procedimiento de la reivindicación 1, que comprende adicionalmente que el componente emisor emite una segunda parte de los datos de escritura de la primera operación por el cuarto de los subcanales (108d) durante el primer periodo temporal (401). 5. El procedimiento de la reivindicación 1, en el que los datos de escritura comprenden una pluralidad de cargas útiles y en el que el componente emisor (102) emite una porción de la información de dirección de lectura o escritura entre una porción primera y una segunda de una de las cargas útiles. 6. El procedimiento de la reivindicación 1 que comprende, además, la repetición de una emisión de la misma porción de la información de la dirección de lectura o escritura, de las señales de control de lectura o escritura, o de los datos de escritura en respuesta a la transmisión de señales desde el componente receptor (104) hasta el componente emisor (102). 7. El procedimiento de la reivindicación 6 en el que los datos de escritura comprenden una pluralidad de cargas útiles, y en el que se emite reiteradamente la misma porción de la información de la dirección de lectura, o de las señales de control de lectura, durante un periodo temporal que sigue a la emisión de una porción de la información de la dirección de escritura asociada a una de las cargas útiles, pero antes de que dicha carga útil sea emitida por completo al componente receptor (104), comprendiendo el procedimiento, además, suspender la emisión reiterada al final del periodo temporal, completar la emisión de dicha carga útil, y repetir la emisión de la misma porción de la información de la dirección de lectura, o de las señales de control de lectura, a continuación de la terminación de la emisión de dicha carga útil. 8. El procedimiento de la reivindicación 1 que comprende, además, la transmisión de señales desde el componente receptor (104) hasta el componente emisor (102) para indicar cuándo el componente receptor está emitiendo los datos de lectura. 13   9. El procedimiento de la reivindicación 8 que comprende, además, la emisión por el segundo canal (110, 110a-b) de comandos desde el componente receptor (104), y la transmisión de señales desde el componente receptor hasta el componente emisor (102), de tal manera que el componente emisor pueda distinguir entre los datos de lectura y los comandos. 10. El procedimiento de la reivindicación 9 en el que el segundo canal comprende una pluralidad de subcanales (110a-b), emitiendo un primero (110a) de los subcanales una porción de los datos de lectura durante un periodo temporal de forma concurrente con la emisión de una porción de los comandos por un segundo (110b) de los subcanales durante el mismo periodo temporal. 11. Un sistema (100) de procesamiento que comprende: un bus (106) que tiene canales primero (108, 108 a-d) y segundo (110, 110a-b), en el que cada uno de los canales primero y segundo comprende una pluralidad de subcanales (108a-d); medios de emisión para emitir por el primer canal información de dirección de escritura de primera operación, señales de control de escritura de primera operación, y datos de escritura de primera operación, en el que los medios de emisión están configurados para emitir una porción de la información de dirección de escritura de primera operación por un primero (108a) de los subcanales durante un primer periodo temporal (401) de manera concurrente con una porción de las señales de control de escritura de primera operación por un segundo (108b) de los subcanales y una porción de los datos de escritura de primera operación por un tercero de los subcanales (108c) durante el mismo primer periodo temporal; emitir a continuación por el primer canal información de dirección de lectura de la operación primera y segunda, y señales de control de lectura de la primera operación; y en el cual los medios emisores están adicionalmente configurador para emitir una porción de la información de dirección de lectura de la primera operación por el primero de los subcanales (108a) durante un segundo periodo temporal (403) de manera concurrente con una porción de las señales de control de lectura de la primera operación por el segundo (108b) de los subcanales; y una porción de la información de dirección de lectura de la segunda operación por el tercero de los subcanales (108c) durante el mismo periodo temporal; y medios de recepción para almacenar la emisión de datos de escritura por el primer canal en base a la información de dirección de escritura y a las señales de control de escritura, para recuperar datos de lectura en base a la información de dirección de lectura y a las señales de control de lectura, y para emitir los datos recuperados de lectura por el segundo canal; en el que los medios emisores comprenden, además, medios para transmitir señales a los medios receptores, de tal manera que los medios receptores puedan distinguir entre la información de dirección de lectura y escritura, las señales de control de lectura y escritura y los datos de escritura emitidos por el primer canal. 12. El sistema (100) de procesamiento de la reivindicación 11 en el que los medios emisores (104) están adicionalmente configurados para emitir una segunda parte de la señal de control de lectura de la segunda operación por un cuarto de los subcanales (108d) durante el segundo periodo temporal (403). 13. El sistema (100) de procesamiento de la reivindicación 11 en el que los medios (104) de emisión están configurados, además, para emitir una segunda porción de los datos de escritura de la primera operación por el cuarto de los subcanales (108d) durante el primer periodo temporal (401). 14. El sistema (100) de procesamiento de la reivindicación 11 en el que las señales de lectura y escritura comprenden una pluralidad de calificadores de transferencia y de habilitadores del octeto de escritura. 15. El sistema (100) de procesamiento de la reivindicación 11 en el que los datos de escritura comprenden una pluralidad de cargas útiles y en el que los medios emisores (102) están configurados, además, para emitir una porción de la información de dirección de lectura o escritura entre una porción primera y una segunda de una de las cargas útiles. 14     16   17   18   19     21