CIP 2015 : G11C 11/419 : Circuitos de lectura-escritura [R-W].

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Notas[t] desde G01 hasta G12: INSTRUMENTOS
Notas[n] desde G11C 11/02 hasta G11C 11/54:

G SECCION G — FISICA.

G11 REGISTRO DE LA INFORMACION.

G11C MEMORIAS ESTATICAS (registro de la información basado en un movimiento relativo entre el soporte de registro y el transductor G11B; dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/115; técnica del impulso en general H03K, p. ej. conmutadores electrónicos H03K 17/00).

G11C 11/00 Memorias digitales caracterizadas por la utilización de elementos de almacenamiento eléctricos o magnéticos particulares; Elementos de almacenamiento correspondientes (G11C 14/00 - G11C 21/00 tienen prioridad).

G11C 11/419 · · · · · · · Circuitos de lectura-escritura [R-W].

CIP2015: Invenciones publicadas en esta sección.

Circuitos de líneas de bits globales de Memoria Estática de Acceso Aleatorio (SRAM) para reducir los fallos de energía durante los accesos de lectura de memoria, y procedimientos y sistemas relacionados.

(17/04/2019) Un circuito de línea de bits global de memoria estática de acceso aleatorio, SRAM, para una pluralidad de células de bits de SRAM, que comprende: un circuito de generación de habilitación de línea de bits global configurado para generar una señal de habilitación de línea de bits global en respuesta a una transición descendente de un reloj del sistema; y un circuito de evaluación de línea de bits acoplado a una línea de bits agregada de lectura configurada para recibir los datos almacenados en una célula de bits de SRAM seleccionada entre una pluralidad de células de bits de SRAM de una matriz de datos…

Sistema y procedimiento de operación de un dispositivo de memoria.

(13/05/2015) Un aparato que comprende: una célula bit acoplada a una primera línea de bit , a una segunda línea de bit , y a una línea de palabra que es sensible a un circuito de ataque de línea de palabra ; un amplificador de lectura acoplado a la primera línea de bit y a la segunda línea de bit ; un circuito de temporización configurado para generar una primera señal y una segunda señal ; un circuito de bucle configurado para suministrar una señal de administración de aplicación de lectura al amplificador de lectura en respuesta a la recepción de la primera señal ; y un circuito de habilitación…

PRECARGA DE CMOS Y CIRCUITO DE ECUALIZACION.

(16/03/1996). Solicitante/s: ADVANCED MICRO DEVICES INC.. Inventor/es: RUNALDUE, THOMAS J.

LA PRECARGA DE UNA CMOS Y UN CIRCUITO DE ECUALIZACION PARA SU USO CON CELDAS DE MEMORIAS ACOPLADAS ENTRE LINEAS DE BIT PAREADAS EN UNA MATRIZ ESTATICA DE MEMORIA DE ACCESO "RANDOM" SE CONSTRUYE SIN EL USO DE CIRCUITOS SANGRADORES. LA PRECARGA Y EL CIRCUITO DE ECUALIZACION ESTAN FORMADOS POR UN PAR DE TRANSISTORES DE PRECARGA Y UN PAR DE TRANSISTORES DE ECUALIZACION PARA PRECARGAR Y ECUALIZAR LAS LINEAS DE BIT PAREADAS.

MEMORIA INTEGRADA QUE COMPRENDE UN AMPLIFICADOR DE DETECCION.

(01/12/1995). Solicitante/s: PHILIPS ELECTRONICS N.V.. Inventor/es: SEEVINCK, EVERT.

UNA MEMORIA INTEGRADA QUE COMPRENDE UN AMPLIFICADOR DE DETECCION QUE TIENE UN EFECTO DE ECUALIZACION SOBRE LOS VOLTAJES EN LAS ENTRADAS DEL AMPLIFICADOR DE DETECCION; EL AMPLIFICADOR DE DETECCION COMPRENDE UNA CONEXION PARALELA DE UNA PRIMERA Y SEGUNDA RAMA DE CORRIENTE, INCLUYENDO CADA RAMA DE CORRIENTE UN TRANSISTOR DE CONTROL CUYA FUENTE ESTA CONECTADA A UNA ENTRADA PERTINENTE Y CUYA PUERTA ESTA CONECTADA A LA SALIDA DEL TRANSISTOR DE CONTROL EN LA OTRA RAMA DE CORRIENTE, UN TRANSISTOR DE CARGA CUYA PUERTA RECIBE UNA SEÑAL DE SELECCION QUE ESTA CONECTADA EN DICHA RAMA DE CORRIENTE EN SERIE CON EL TRANSISTOR DE CONTROL.

CELDA PARA EL ALMACENAMIENTO DE BITS.

(01/06/1994). Solicitante/s: CARLSTEDT ELEKTRONIK AB. Inventor/es: CARLSTEDT, LARS, GUNNAR.

EL INVENTO SE DESCRIBE COMO UNA CELULA DE UN BIT DE MEMORIA MUY RAPIDA PARA SER REALIZADA CON TECNICAS VLSI. SE PUEDEN EMPAQUETAR MUCHAS DE ESTAS CELULAS DE BIT DE MANERA MUY DENSA. LA CELULA DE BIT COMPRENDE: UN CIRCUITO DE CELULA ( T1, T2, L1, L2, D1, D2; T1, T2, I1, I2, D1, D2) EN EL QUE SE ALMACENA UN VALOR DE BIT, SIENDO DICHO VALOR O "VERDADERO" O "FALSO"; UNA PRIMERA CONEXION (VCC) QUE PROPORCIONA CONSTANTEMENTE UN SUMINISTRO DE VOLTAJE, UNA SEGUNDA, TERCERA Y CUARTA CONEXION ( ACC, D, D*) CADA UNA DE LAS CUALES ES INICIALIZABLE EN DISTINTOS ESTADOS DE CONTROL; EL CIRCUITO DE CELULA MENCIONADO ES DE TAL FORMA QUE CADA COMBINACION DE DICHOS ESTADOS DE CONTROL EN LAS CONEXIONES SEGUNDA, TERCERA Y CUARTA INICIALIZA LA CELULA DE MEMORIA DE BIT EN UN ESTADO UNICO DE ENTRE UN CONJUNTO DE ESTADOS FUNCIONALES.

PROCESADOR DE REDUCCION.

(16/05/1994) SE PROPORCIONA UN PROCESADOR DE REDUCCION, EL CUAL SE CONTROLA MEDIANTE UN PROGRAMA QUE TIENE UNA ESTRUCTURA Y QUE ESTA ADAPTADO DE MANERA QUE REDUZCA DICHA ESTRUCTURA EN UN NUMERO DE PASOS DE REDUCCION QUE COMPRENDEN DISTINTOS TIPOS DE REDUCCIONES. UN PROCESADOR DE PRIMER ORDEN DE ESTA CLASE INCLUYE UN ALMACENAMIENTO ACTIVO QUE SE COMPONE DE: A) UNA MULTITUD DE CELULAS DE ALMACENAMIENTO ACTIVAS , CADA UNA CAPAZ DE ALMACENAR INFORMACION, QUE PUDIERA DAR LUGAR A UNA REDUCCION. B) UNA RED DE COMUNICACION QUE TRANSMITE EL RESULTADO DE CADA REDUCCION A TODAS LAS CELULAS QUE TENGAN CONEXIONES CON DICHO RESULTADO. EL PROCESADOR INCLUYE MEDIOS DE CONTROL COMUNES A TODAS LAS CELULAS DE ALMACENAMIENTO. PREFERIBLEMENTE,…

 

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