Arquitectura central en serie de memoria no volátil.

Sistema de memoria (100) que comprende:

banco de memoria (104) para suministrar datos de lectura de flujo de bits en serie en respuesta a una operación de lectura y para recibir datos de escritura de flujo de bits en serie en respuesta a una operación de escritura;

y

ruta de datos en serie (102) para unir los datos de lectura del flujo de bits en serie y los datos de escritura del flujo de bits en serie entre el banco de memoria y una interfaz de entrada/salida (112);

donde la ruta de datos en serie incluye un mediador de datos (114) para recibir datos de acceso en serie desde la interfaz de entrada/salida, donde los datos de acceso incluyen un comando y una dirección,

donde el mediador de datos incluye

convertidor de datos de comando (124) para convertir el comando y la dirección en un formato paralelo, e

interruptor de ruta (126) para conectar selectivamente la interfaz de entrada/salida (112) al convertidor de datos de comando (124) o el banco de memoria (104) para recibir los datos de lectura del flujo de datos en serie de parte desde el banco de memoria (104) durante la operación de lectura.

Arquitectura central en serie de memoria no volátil.

Referencia cruzada a aplicaciones relacionadas 5

Esta solicitud reivindica el beneficio de prioridad de Solicitud Provisional de Patente en los EE.UU. nº 60/867, 269, presentado el 27 de noviembre de 2006.

Antecedentes 10

US 2006/0152979 A1 describe un dispositivo de memoria semiconductor con una matriz de celdas de memoria y una unidad de control. La matriz de celdas de memoria incluye una pluralidad de celdas de memoria colocadas en filas y columnas que se pueden abordar para operaciones de lectura y escritura de datos. Además, el dispositivo de memoria incluye una sección de registro en serie, una sección de control de transferencia de datos y 15 una sección I/O de datos. Una operación de transferencia de datos entre la sección de registro en serie y la sección I/O de datos se realiza basándose en el periodo de una señal de reloj externa y se controla mediante la sección de control de transferencia de datos.

US 2006/0023549 A1 divulga un dispositivo de memoria en la comunicación en serie con un controlador. El 20 dispositivo de memoria incluye una lógica de inicio-parada, lógica de control en serie, y una lógica de salida. El controlador inicia una transferencia de datos mediante la generación de una condición de inicio en un bus de datos seguida de la transmisión de un bit de comando que contiene la dirección del dispositivo del dispositivo de memoria destinatario. El dispositivo de memoria receptor (dispositivo servidor) admite el reconocimiento de la dirección del dispositivo al controlador, que luego continúa con la transferencia de datos. El dispositivo servidor usa la lógica de 25 inicio-parada en combinación con la lógica de control en serie para reconocer la dirección del dispositivo transmitida e inician la preparación de circuitos auxiliares necesarios para sostener una operación de escritura o lectura de memoria. En este documento, el dispositivo servidor tiene que admitir el reconocimiento de la dirección del dispositivo, antes de la transmisión de datos mediante el controlador maestro.

US 4, 800, 530 divulga un sistema de memoria de acceso aleatorio dinámico que comprende primeros y segundos bancos de memoria. Una pluralidad de celdas de memoria conectadas a una línea de palabras se agrupan en primeros y segundos grupos. El primer grupo se organiza en el primer banco de memoria y el segundo grupo se organiza en el segundo banco de memoria. Los medios de lectura/escritura figuran en cada n bit desde y para el primer grupo y cada n bit de y para el segundo grupo es leído y escrito alternativamente. Cada bit es leído y escrito 35 sincronizadamente con los conmutadores de una señal estroboscópica de dirección de columna.

US 7, 073, 022 B2 describe una interfaz en serie para unir un número de controladores del dispositivo a una colección de almacenamiento de datos para la transferencia de datos. Este documento enseña un método y sistema para suministrar una conexión en serie para cada dispositivo en la colección de almacenamiento y transferir datos 40 desde la pluralidad de controladores de almacenamiento de datos hacia los dispositivos en la colección de almacenamiento de datos. US 7, 073, 022 B2 usa un sistema de circuitos serializador/deserializador para operaciones de transferencia de datos.

Dispositivos electrónicos móviles, como por ejemplo, cámaras digitales, asistentes digitales personales, 45 reproductores de audio y video portátiles y terminales móviles continúan requiriendo almacenamiento en masa de memoria, preferiblemente memoria no volátil, con capacidades siempre en aumento y capacidades de velocidad. Por ejemplo, reproductores de audio actualmente disponibles pueden tener entre 256 Mbytes a 40 Gigabytes de memoria para almacenar datos de audio/video. Se prefiere un memoria no volátil, por ejemplo, como la memoria flash y unidades de disco duro, ya que los datos se retienen en ausencia de energía, extendiendo así la vida de la 50 batería.

Actualmente, las unidades de disco duro tienen altas densidades y pueden almacenar entre 40 a 160 Gigabytes de datos, pero son relativamente pesados. No obstante, la memoria flash, también conocida como unidad de estado sólido, es popular debido a su densidad alta, sin volatilidad, y tamaño pequeño con respecto a las 55 unidades de disco duro. El descubrimiento de celdas multinivel (MLC) aumenta más la densidad de la memoria flash para una área dada en relación con las celdas de nivel único. Los expertos en la técnica entenderán que la memoria flash se puede configurar como NOR Flash, NAND Flash o cualquier otro tipo de configuración de memoria flash. NAND Flash tiene una densidad más alta por área dada debido a su estructura de matriz de memoria más compacta. Para los fines de mayor discusión, las referencias a la memoria flash deberían ser entendidas como si 60 fueran cualquier tipo de dispositivo flash, como por ejemplo, memoria flash tipo NOR y NAND.

Mientras existen módulos de memoria flash que operan a velocidad suficiente para muchos dispositivos electrónicos de consumo corriente, tales módulos de memoria probablemente no serán adecuados para usar en dispositivos futuros donde se desean altos índices de datos. Por ejemplo, un dispositivo de multimedia móvil que 65 registra imágenes en movimiento en alta definición es probable que requiera un módulo de memoria con un rendimiento de programación de al menos 10 MB/s, lo cual no es obtenible con tecnología de memoria flash corriente con los típicos índices de datos de programación de 7 MB/s. La celda flash multinivel tiene un índice mucho más lento de 1.5 MB/s debido a la secuencia de programación multifase requerida para programar las celdas.

El problema con muchos de los dispositivos de memoria estándar se encuentra en su uso de una interfaz de 5 datos paralelos para recibir y proporcionar datos. Por ejemplo, algunos dispositivos de memoria proporcionan 8, 16 o 32 bits de datos en paralelo a una frecuencia operativa de hasta 30 MHz. Las interfaces estándares de datos paralelos que proporcionan múltiples bits de datos en paralelo se sabe que sufren efectos de degradación de la comunicación muy conocidos, como la interferencia, la distorsión de la señal y la atenuación de la señal, por ejemplo, que degradan la calidad de la señal cuando operan más allá de su frecuencia operativa estimada. Para 10 aumentar el rendimiento de datos, un dispositivo de memoria con una interfaz de datos en serie ha sido descrita en la propiedad común de la Publicación de Patentes de los EE.UU. nº 20070076479, que recibe y proporciona datos en serie a una frecuencia, por ejemplo, de 200 MHz. El dispositivo de memoria descrito en la Publicación de Patente de los EE.UU. nº 20070076479 se puede usar en un sistema de dispositivos de memoria que están conectados en serie entre sí, tal y como se describe en la Solicitud de Patente Provisional de los EE.UU. de propiedad común nº 15 60/902, 003 presentada el 16 de Febrero de 2007.

La Figura 1A muestra un sistema de una pluralidad de dispositivos de memoria que están conectados en serie entre sí, como se describe en la Publicación de Patente de los EE.UU. nº 20070076479. En referencia a la figura 1A, una interconexión en serie 5 incluye una pluralidad de dispositivos de memoria que se conectan en serie 20 con un controlador de memoria. El controlador de memoria incluye una interfaz del sistema para recibir comandos y datos del sistema desde el sistema donde la interconexión en serie está integrada, y proporciona lectura de datos al sistema. En particular, el dispositivo 0 está compuesto por una pluralidad de aberturas de entrada de datos (SIP0; SIP1) , una pluralidad de aberturas de salida de datos (SOP0; SOP1) , una pluralidad de aberturas de entrada de control (IPE0; IPE1) , y una pluralidad de aberturas de salida de control (OPE0, OPE1) . Estos datos y señales de 25 control se envían al dispositivo de memoria 5 desde el controlador de memoria. Un segundo dispositivo de memoria (dispositivo 1) está compuesto por los mismos tipos de aberturas que el dispositivo 0. El dispositivo 1 está interconectado con el dispositivo 0. Por ejemplo, el dispositivo 1 puede recibir datos y señales de control del dispositivo 0. Uno o varios dispositivos adicionales también se pueden interconectar a lo largo del dispositivo 0 y el dispositivo 1 de una forma similar. Un último dispositivo (por ejemplo, el dispositivo 3) en la conexión en serie 30 proporciona datos y señales de control de nuevo al controlador de memoria después de un estado latente predeterminado. Cada dispositivo de memoria (por ejemplo, dispositivo 0, 1, 2, 3) emite un eco (IPEQ0, IPEQ1, OPEQ0; OPEQ1) de IPE0, IPE1, OPE0, y OPE1 (es decir, aberturas... [Seguir leyendo]

1. Sistema de memoria (100) que comprende:

banco de memoria (104) para suministrar datos de lectura de flujo de bits en serie en respuesta a una operación de lectura y para recibir datos de escritura de flujo de bits en serie en respuesta a una operación de escritura; y ruta de datos en serie (102) para unir los datos de lectura del flujo de bits en serie y los datos de escritura del flujo de bits en serie entre el banco de memoria y una interfaz de entrada/salida (112) ;

donde la ruta de datos en serie incluye un mediador de datos (114) para recibir datos de acceso en serie desde la 10 interfaz de entrada/salida, donde los datos de acceso incluyen un comando y una dirección, donde el mediador de datos incluye convertidor de datos de comando (124) para convertir el comando y la dirección en un formato paralelo, e interruptor de ruta (126) para conectar selectivamente la interfaz de entrada/salida (112) al convertidor de datos de comando (124) o el banco de memoria (104) para recibir los datos de lectura del flujo de datos en serie de parte 15 desde el banco de memoria (104) durante la operación de lectura.

2. Sistema de memoria según la reivindicación 1, donde el banco de memoria incluye una primera mitad de banco unida a las primeras n líneas de datos paralelas, donde n es un valor entero mayor que 0,

segunda mitad del banco unida a las segundas n líneas de datos paralelas, y 20

convertidor de datos paralelo/en serie para convertir selectivamente una de las primeras y las segundas n líneas de datos paralelas en datos de lectura del flujo de bits en serie y para convertir selectivamente los datos de escritura del flujo de bits en serie en datos paralelos para una de las primeras y las segundas n líneas de datos paralelas.

3. Sistema de memoria de la reivindicación 2, donde la primera mitad del banco incluye 25

un primer sector con líneas de palabras y líneas de bits unidas a celdas de memoria,

un segundo sector con líneas de palabras y líneas de bits unidas a celdas de memoria, y

un primer búfer de página selectivamente unido a líneas de bits de una del primer sector y el segundo sector, donde el primer búfer de página es unido a las primeras n líneas de datos paralelas.

4. Sistema de memoria de la reivindicación 3, donde la segunda mitad del banco incluye

un tercer sector con líneas de palabras y líneas de bits unidas a celdas de memoria,

un cuarto sector con líneas de palabras y líneas de bits unidas a celdas de memoria, y

un segundo búfer de página selectivamente unido a las líneas de bits de uno del tercer sector y el cuarto sector, el segundo búfer de página es unido a las segundas n líneas de datos paralelas. 35

5. Sistema de memoria de la reivindicación 4, donde

las líneas de bits del primer sector y el segundo sector se agrupan en conjuntos de líneas de bits, cada uno de los conjuntos de líneas de bits son unidos a una línea de bits común, la línea de bits común se une al primer búfer de página; y la línea de bits del tercer sector y el cuarto sector se agrupan en conjuntos de líneas de bits, cada uno de 40 los conjuntos de líneas de bits es unido a una línea de bits común, la línea de bits común se une al segundo búfer de página.

6. Sistema de memoria de la reivindicación 2, donde el convertidor de datos paralelo/en serie incluye

un primer convertidor de datos paralelo/en serie para unir consecutivamente cada una de las primeras n líneas de 45 datos paralelas a una primera terminal,

segundo convertidor de datos paralelo/en serie para unir consecutivamente cada una de las segundas n líneas de datos paralelas a una segunda terminal,

selector de ruta de datos para unir selectivamente una de la primera terminal y la segunda terminal a una línea de datos en serie bidireccional. 50

7. Sistema de memoria de la reivindicación 6, que comprende además lógica de control para recibir un comando y una dirección para manejar el banco de memoria, el convertidor paralelo/en serie y la ruta de datos en serie durante la operación de lectura.

8. Sistema de memoria de la reivindicación 1, que incluye además otro banco de memoria para suministrar los datos de lectura del flujo de bits en serie en respuesta a la operación de lectura y para recibir datos de escritura del flujo de bits en serie en respuesta a la operación de escritura.

9. Sistema de memoria de la reivindicación 8, donde la ruta de datos en serie incluye un conmutador de datos para 60 unir selectivamente los datos de escritura del flujo de bits en serie a un banco de memoria y el otro banco de memoria, y para unir selectivamente los datos de lectura del flujo de bits en serie de un banco de memoria y el otro banco de memoria al mediador de datos de la ruta de datos en serie.

10. Sistema de memoria de la reivindicación 8 que incluye además otra ruta de datos en serie para unir los datos de 65 lectura del flujo de bits en serie de un banco de memoria y el otro banco de memoria a otra interfaz de entrada/salida, y para unir los datos de escritura del flujo de bits en serie a un banco de memoria y el otro banco de memoria.

11. Sistema de memoria de la reivindicación 10, donde la otra ruta de datos en serie incluye un segundo conmutador de datos para unir selectivamente los datos de escritura del flujo de bits en serie a uno de los otros bancos de 5 memoria y el conmutador de datos, y para unir selectivamente los datos de lectura del flujo de datos en serie a uno del conmutador de datos y otro mediador de datos.

12. Sistema de memoria de la reivindicación 11, que incluye además una línea de datos de transferencia en serie para unir el conmutador de datos al segundo conmutador de datos. 10

13. Sistema de memoria de la reivindicación 8, que incluye además un interruptor de transferencia en serie para unir selectivamente los datos de lectura del flujo de bits en serie de un banco de memoria y el otro banco de memoria a la ruta de datos en serie.

14. Sistema que comprende:

controlador de memoria para suministrar datos de acceso; e interconexión en serie de una pluralidad de dispositivos de memoria, cada uno de los dispositivos de memoria incluye: 20

un controlador para recibir el comando de acceso y una dirección contenida en los datos de acceso, para ejecutar una operación que corresponde con el comando de acceso; y sistema de memoria de cualquiera de las reivindicaciones anteriores.

15. Método que comprende: 25

provisión de datos de lectura del flujo de bits en serie en respuesta a una operación de lectura;

recepción de datos de escritura del flujo de bits en serie en respuesta a una operación de escritura;

unión de los datos de lectura del flujo de bits en serie y los datos de escritura del flujo de bits en serie entre un banco de memoria y una interfaz de entrada/salida, 30

donde la unión incluye recepción, en un mediador de datos, de datos de acceso en serie de la interfaz de entrada/salida, donde los datos de acceso incluyen un comando y una dirección, el mediador de datos incluye un convertidor de datos de comando y un interruptor de ruta; conexión selectiva, uso del interruptor de ruta, la interfaz de entrada/salida para o bien el convertidor de datos de comando o bien el banco de memoria; conversión, utilizando el convertidor de datos de 35 comando, del comando y la dirección a un formato paralelo, y traspaso, usando el interruptor de ruta, de los datos de lectura del flujo de bits en serie del banco de memoria a la interfaz de entrada/salida durante una operación de lectura.