Codificador en serie de doble velocidad de trasmisión de datos y baja desalineación de salida.

Un codificador (800) en serie, que comprende:

un medio (620,

622) para almacenar una pluralidad de bits de entrada de datos;

un medio (612; 614, 616) para almacenar una pluralidad de bits de entrada de selección;

un medio (622) para emitir en serie la pluralidad de bits de entrada de datos de acuerdo a una secuencia de selección de entrada generada por la pluralidad de bits de entrada de selección, caracterizado por comprender adicionalmente

un medio para eliminar (812) defectos de una salida de dicho medio de emisión en serie, generando por ello una salida de codificador en serie sin defectos, en el que dicho medio para eliminar defectos incluye una etapa (804, 806) de registro controlada por reloj que emite dos señales, y

un medio (808) para seleccionar una de las dos señales como la salida del codificador en serie, y en el que la salida del codificador en serie está únicamente determinada por dos señales provenientes de dicha etapa de registro, dando como resultado por ello una baja desalineación de salida del codificador, en el que la salida de dicho medio de emisión en serie está acoplada con una entrada de datos de la etapa de registro controlada por reloj.

Codificador en serie de doble velocidad de trasmisión de datos y baja desalineación de salida La presente solicitud reivindica prioridad respecto de la Solicitud Nº 11 / 285.397, titulada “Codificador en serie con doble velocidad de transmisión de datos” [“Double Data Rate Serial Encoder”], depositada el 23 de noviembre de 2005, que reivindica prioridad respecto de la Solicitud Provisional Nº 60 / 630.853, titulada “Diseño de Núcleo Anfitrión de MDDI” [“MDDI Host Core Design”], depositada el 24 de noviembre de 2004, la Solicitud Provisional Nº 6 / 631.549, titulada “Dispositivo de interfaz de cámara anfitriona con interfaz digital de visualización móvil” [“Mobile Display Digital Interface Host Camera Interface Device”], depositada el 30 de noviembre de 2004, la Solicitud Provisional Nº 60 / 632.825, titulada “Dispositivo anfitrión de MDDI de cámara” [“Camera MDDI Host Device”], depositada el 2 de diciembre de 2004, la Solicitud Provisional Nº 60 / 633.071, titulada “Panorama de MDDI” [“MDDI Overview”], depositada el 2 de diciembre de 2004, la Solicitud Provisional No. 60 / 633.084, titulada “Diseño de tableta de núcleo anfitrión de MDDI” [“MDDI Host Core Pad Design”], depositada el 2 de diciembre de 2004 y la Solicitud Provisional Nº 60 / 632.852, titulada “Implementación del controlador anfitrión de MDDI” [“Implementation of the MDDI Host Controller”], depositada el 2 de diciembre de 2004.

La presente solicitud está también relacionada con la patente estadounidense Nº 6.760.772 B2, transferida legalmente, titulada “Generación e implementación de un protocolo y de una interfaz de comunicación para la transferencia de datos de alta velocidad”, publicada el 6 de julio de 2004.

Antecedentes Campo La presente invención se refiere, en general, a un codificador en serie para enlaces de comunicación en serie con velocidad elevada de transmisión de datos. Más en concreto, la invención se refiere a un codificador en serie de doble velocidad de transmisión de datos para enlaces de la Interfaz Digital de Visualización Móvil (MDDI) .

Antecedentes En el campo de las tecnologías de interconexión, continúa en auge la demanda de velocidades de transmisión de datos en constante aumento, especialmente en lo que se refiere a las presentaciones de vídeo.

La Interfaz Digital de Visualización Móvil (MDDI) es un mecanismo de transferencia con un consumo de energía reducido y rentable que hace posible la transferencia de datos a muy alta velocidad, a través de un enlace de comunicación de corto alcance entre un anfitrión y un cliente. La MDDI requiere un mínimo de solamente cuatro cables más la energía para la transferencia bidireccional de datos que proporciona un máximo ancho de banda de hasta 3, 2 Gbits por segundo.

En una aplicación, la MDDI incrementa la fiabilidad y reduce el consumo de energía en teléfonos de tapa abatible (“clamshell”) , mediante la reducción significativa del número de cables que discurren a través de una articulación del aparato de mano para interconectar el controlador de banda base digital con una pantalla de LCD y / o una cámara. Esta reducción de cables permite también que los fabricantes de los aparatos de mano reduzcan los costes de desarrollo mediante la simplificación de los diseños de aparatos de mano de tapa abatible o de tapa deslizante.

La MDDI es un protocolo de transferencia en serie y, como tal, los datos recibidos en paralelo para la transmisión a través de un enlace de MDDI necesitan ser serializados. La Solicitud de Patente estadounidense Nº 11 / 285.397, titulada “Codificador en serie con doble velocidad de transmisión de datos” [“Double Data Rate Serial Encoder”], depositada el 23 de noviembre de 2005 describe un codificador en serie con Doble Velocidad de Transmisión de Datos (DDR) de la MDDI que incorpora una salida sin defectos. El codificador en serie de salida sin defectos cuenta con la ventaja de un multiplexador sin defectos, diseñado con un conocimiento a priori de una secuencia de selección de entrada de código Gray. Este conocimiento a priori de la secuencia de selección de entrada permite una reducción del tamaño del multiplexador y, en consecuencia, del tamaño del codificador en serie con DDR.

Sin embargo, pueden llevarse a cabo mejoras en diversos aspectos del diseño del codificador en serie con DDR descrito en la solicitud estadounidense Nº 11 / 285.397. En un aspecto, se destaca que el multiplexador sin defectos utilizado en el codificador en serie con DDR descrito en la solicitud estadounidense Nº 11 / 285, 397 sigue siendo de mayor tamaño que un multiplexador que no sea sin defectos. En otro aspecto, el número de capas lógicas entre la etapa de registro final y la salida del codificador, un factor que contribuye a una mayor desalineación de salida y a una menor velocidad de enlace, puede ser considerablemente reducido.

Por tanto, lo que se necesita es un codificador en serie con DDR y MDDI, que tenga un tamaño, una complejidad y una desalineación de salida reducidos. Así mismo, se necesita que el codificador en serie con DDR y MDDI tenga una salida sin defectos.

Breve sumario de la invención

De acuerdo a la invención, se proporciona un codificador en serie, de acuerdo a la reivindicación 1, y se proporciona un procedimiento de codificación en serie de acuerdo a la reivindicación 11. Se proporciona en la presente memoria un codificador en serie de Doble Velocidad de Transmisión de Datos (DDR) .

En un aspecto, el codificador en serie con DDR incluye un multiplexador no sin defectos y una lógica digital para asegurar una salida del codificador exenta de defectos. Mediante la utilización de un multiplexador no sin defectos, se reducen de manera considerable el tamaño y la complejidad del codificador.

En otro aspecto, el codificador en serie con DDR presenta una sola capa de lógica entre la etapa de registro final y la salida del codificador, y un número reducido de trayectorias desde la etapa de registro final hasta la salida del codificador, dando por ello como resultado una desalineación de salida reducida y una velocidad incrementada de transmisión de enlace. El número reducido de trayectorias desde la etapa de registro final hasta la salida del codificador simplifica también el análisis de la desalineación de salida.

Realizaciones, características y ventajas adicionales de la presente invención, así como la estructura y funcionamiento de las diversas realizaciones de la presente invención, se describen con detalle en las líneas que siguen con referencia a los dibujos adjuntos.

Breve descripción de los dibujos Los dibujos adjuntos, los cuales se incorporan en la presente memoria y forman parte de la memoria descriptiva, ilustran la presente invención y, junto con la descripción, sirven también para exponer los principios de la invención y para hacer posible que una persona experta en la técnica pertinente haga y use la invención.

La FIG. 1 es un diagrama de bloques que ilustra un entorno de ejemplo que utiliza una interfaz de la Interfaz Digital de Visualización Móvil (MDDI) .

La FIG. 2 es un diagrama de bloques que ilustra una interconexión de enlace de MDDI de acuerdo a una realización del ejemplo de la FIG. 1.

La FIG. 3 es un diagrama de circuito que ilustra un codificador en serie de MDDI.

Las FIGs. 4A a B ilustran ejemplos de desalineación de señales.

La FIG. 5 es un diagrama de bloques que ilustra un codificador en serie de MDDI de acuerdo a una realización de la presente invención.

La FIG. 6 es un diagrama de circuito que ilustra un codificador en serie de MDDI de acuerdo a otra realización de la presente invención.

La FIG. 7 es un diagrama de temporización de ejemplo que se refiere a señales del codificador en serie de MDDI de la FIG. 6.

La FIG. 8 es un diagrama de circuito que ilustra un codificador en serie de MDDI de acuerdo a una realización adicional de la presente invención.

La FIG. 9 es un diagrama de temporización de ejemplo que se refiere a señales del codificador en serie de MDDI de la FIG. 8.

La presente invención se describirá con referencia a los dibujos adjuntos. El dibujo en el que un elemento aparece por primera vez se indica habitualmente mediante el (los) dígito (s) de más a la izquierda en el correspondiente número de referencia.

Descripción detallada Esta memoria descriptiva divulga una o más realizaciones que incorporan las características de la presente invención. La (s) realización (es)... [Seguir leyendo]

1. Un codificador (800) en serie, que comprende:

un medio (620, 622) para almacenar una pluralidad de bits de entrada de datos;

un medio (612; 614, 616) para almacenar una pluralidad de bits de entrada de selección;

un medio (622) para emitir en serie la pluralidad de bits de entrada de datos de acuerdo a una secuencia de selección de entrada generada por la pluralidad de bits de entrada de selección, caracterizado por comprender adicionalmente un medio para eliminar (812) defectos de una salida de dicho medio de emisión en serie, generando por ello una salida de codificador en serie sin defectos, en el que dicho medio para eliminar defectos incluye una etapa (804, 806) de registro controlada por reloj que emite dos señales, y

un medio (808) para seleccionar una de las dos señales como la salida del codificador en serie, y en el que la salida del codificador en serie está únicamente determinada por dos señales provenientes de dicha etapa de registro, dando como resultado por ello una baja desalineación de salida del codificador, en el que la salida de dicho medio de emisión en serie está acoplada con una entrada de datos de la etapa de registro controlada por reloj.

2. El codificador serie de la reivindicación 1, en el que el medio para almacenar bits de entrada de datos comprende adicionalmente un primer multiplexor (622) que presenta una pluralidad de entradas de datos, una pluralidad de entradas de selección, una salida y una pluralidad de biestables (620) de entrada de datos acoplados con las entradas de datos del multiplexador;

el medio para almacenar los bits de entrada de selección comprende adicionalmente una pluralidad de biestables (612, 614, 616) de entradas de selección, acoplado con las entradas de selección del multiplexador; y

el medio para eliminar comprende adicionalmente un circuito (812) de sincronización acoplado con la salida del multiplexador, y que proporciona una salida del codificador (810) en serie, en el que el circuito de sincronización comprende una etapa final (804, 806) de registro de datos que emite dos señales, y un segundo multiplexador (808) para seleccionar una de las dos señales como la salida del codificador en serie.

3. El codificador en serie de acuerdo a la reivindicación 2, en el que el primer multiplexador presenta ocho entradas de datos y tres entradas de selección.

4. El codificador en serie de acuerdo a la reivindicación 2, en el que el primer multiplexador es un multiplexador 30 no sin defectos.

5. El codificador en serie de acuerdo a la reivindicación 2, en el que los biestables de entrada de datos y los biestables de entrada de selección son biestables D.

6. El codificador en serie de acuerdo a la reivindicación 2, en el que las entradas de selección del primer multiplexador son proporcionadas por un contador de acuerdo a una señal de reloj.

7. El codificador en serie de acuerdo a la reivindicación 2, en el que el primer multiplexor emite un bit en cada flanco de la señal de reloj.

8. El codificador en serie de acuerdo a la reivindicación 2, en el que la etapa final de registro de datos es controlada por reloj.

9. El codificador en serie de acuerdo a la reivindicación 2, en el que el codificador recibe una entrada de datos 40 en paralelo y emite en serie la entrada de datos sobre un enlace de comunicaciones en serie.

10. El codificador en serie de acuerdo a la reivindicación 2, en el que dicho medio de emisión en serie emite un bit en cada flanco de una señal de reloj, haciendo por ello del codificador en serie un codificador de doble velocidad de transmisión de datos.

11. Un procedimiento de codificación en serie, que comprende

proporcionar un primer multiplexador (622) con una pluralidad de entradas de datos, una pluralidad de entradas de selección y una salida;

proporcionar una pluralidad de biestables (620) de entrada de datos, acoplados con las entradas de datos de dicho primer multiplexador;

proporcionar una pluralidad de biestables (612, 614, 616) de entradas de selección, acoplados con las entradas de selección de dicho primer multiplexador; y

proporcionar un circuito (812) de sincronización acoplado con la salida de dicho primer multiplexador, y proporcionar una salida del codificador (810) en serie, en el que el circuito de sincronización comprende una etapa final (804, 806) de registro de datos, que emite dos señales, y un segundo multiplexador (808) para seleccionar una de las dos señales como la salida del codificador en serie, dando como resultado por ello una baja desalineación de salida del codificador, en el que la salida de dicho primer multiplexador está acoplada con una entrada de datos de la etapa de registro controlada por reloj, y

emplear el circuito de sincronización para eliminar esencialmente los defectos de salida de la salida de dicho 10 primer multiplexador.